Gaia
Sistema digitalen arkitekturak komunikazioetarako
Gaiari buruzko datu orokorrak
- Modalitatea
- Ikasgelakoa
- Hizkuntza
- Gaztelania
Irakasgaiaren azalpena eta testuingurua
Sistema edo azpi-sistema digitaleen konexioak dira zati garrantzitsua sistema digitaleen arloan. Beraz, garrantzitsua da sistema horien arteko komunikazioak ezartzeko moduak ezagutzea.Gainera, Sistema oso Integratuaren (System-on-Chip SoC) erabilera hedatuago izanez, hauekin diseinatzeko teknika bereziak ezagutu eta menderatu behar dira.
Ikastaro honek xedea honako helburu hauek betetzeko:
-Sistema digital aurkitzen diren komunikazio ezaugarri ohikoenak ezagutzea.
-Komunikazio digitalean interfazeak erabiltzen diren kudeaketa-sistema metodoak ezagutzea.
-Komunikazio digitalen sistemaren diseinuan erabilitako metodoak ezagutzea.
Irakasleak
Izena | Erakundea | Kategoria | Doktorea | Irakaskuntza-profila | Arloa | Helbide elektronikoa |
---|---|---|---|---|---|---|
ZULOAGA IZAGUIRRE, AITZOL | Euskal Herriko Unibertsitatea | Unibertsitateko Irakaslego Titularra | Doktorea | Elebakarra | Teknologia Elektronikoa | aitzol.zuloaga@ehu.eus |
Gaitasunak
Izena | Pisua |
---|---|
Desarrollar la capacidad para diseñar sistemas de comunicaciones que respondan a determinadas especificaciones. | 40.0 % |
Capacidad de aplicar metodologías modernas y buenas prácticas en el desarrollo de productos tecnológicos. | 20.0 % |
Habilidades de documentación de circuitos electrónicos y transferencia de conocimiento mediante el uso de lenguajes de descripción de hardware | 20.0 % |
Capacidad de aplicar conocimientos básicos de sistemas digitales en el desarrollo de sistemas en dispositivos electrónicos integrados. | 20.0 % |
Irakaskuntza motak
Mota | Ikasgelako orduak | Ikasgelaz kanpoko orduak | Orduak guztira |
---|---|---|---|
Magistrala | 6 | 0 | 6 |
Ordenagailuko p. | 39 | 67.5 | 106.5 |
Irakaskuntza motak
Izena | Orduak | Ikasgelako orduen ehunekoa |
---|---|---|
Azalpenezko eskolak | 6.0 | 100 % |
Lanak ekipo informatikoekin | 106.5 | 35 % |
Ebaluazio-sistemak
Izena | Gutxieneko ponderazioa | Gehieneko ponderazioa |
---|---|---|
Bertaratzea eta Parte-hartzea | 0.0 % | 10.0 % |
Lan praktikoak | 90.0 % | 100.0 % |
Ohiko deialdia: orientazioak eta uko egitea
Ikaketa etengabeko ebaluazioa bitartez egingo da, proposatutako ariketak amaitu batera. Ariketa horiek egon eskolako azken eguna baino lehen entregatu behar dira.Gaiaren dimisioa ikastaroaren 9. astea baino lehen idatziz jakinarazi beharko da.
Ezohiko deialdia: orientazioak eta uko egitea
Bada, ikasleak bigarren eta azken aukera bat ariketak bidaltzeko izango du, ezohiko deialdiaren data baino lehen.Irakasgai-zerrenda
1. Ikastaroa Sarrera2. VHDL aurreratua sistema digitalak diseinatzeko
3. Komunikazio digitaleen sarrera
4. Komunikazio interfazeak kudeaketa
5. Akatsa komunikazioetan manipulazioa
6. Prozesadore FPGA barruan
Bibliografia
Nahitaez erabili beharreko materiala
-Apuntes del curso.-Ordenador personal.
-Programas de simulación de lenguaje VHDL.
Oinarrizko bibliografia
-A. Zuloaga. "Apuntes de Arquitecturas de Sistemas Digitales para Comunicaciones".Publicaciones ETSI
Gehiago sakontzeko bibliografia
-W. Buchanan. "Computer busses. Design and application". Ed. Arnold, 2000.-Z. Navabi. "VHDL : analysis and modeling of digital systems", McGraw-Hill, 1993.
-Pong P. Chu. "RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability". Ed. Wiley- IEEE Press, 2006.
-Fernando Pardo y José A. Boluda. "VHDL. Lenguaje para síntesis y modelado de circuitos". Ed. ra-ma, 1999.
-Kevin Skahill. "VHDL for Programmable Logic", Ed. Addison-Wesley, 1996.
Estekak
http://www.uio.no/studier/emner/matnat/ifi/INF3430/h11/undervisningsmateriale/roarsk/INF3430_Xilinx_design_techniques.pdfhttp://webdocs.cs.ualberta.ca/~amaral/courses/329/labs/coding_guidelines_013003.doc
http://osorio.wait4.org/SSC0113/VHDL/VHDL-Reference-Brown-Vranesic.pdf
http://www.ece.gatech.edu/academic/courses/spring2007/ece4170/MiscDocuments/Xilinx Implementation Tutorial.pdf
http://morfeo.depeca.uah.es/wwwnueva/docencia/ITT-SE/me/documentos/01_VHDL_objetos_signal.pdf
https://edurev.in/studytube/ECE-448---FPGA-and-ASIC-Design-with-VHDL-Lecture-1/014de12b-7f2d-4aea-a04b-4d92b468206a_p
http://es.scribd.com/doc/43059105/Sync-and-Asyc-FIFO - scribd