Prototipado de un dispositivo semiconductor SoC con comunicaciones Ethernet de alta disponiblidad y CPU RISC-V en lógica reconfigurable de tecnología flash

Diseño completo (sistema operativo Linux en el procesador RISC-V “Application Core” e IP de comunicaciones HSR/PRP en la parte de lógica programable) sobre kit de evaluación de Microchip basado en plataforma PolarFire SoC

Prototipado de un dispositivo semiconductor SoC con comunicaciones Ethernet TSN y cpu ARM Cortex-A72  en lógica reconfigurable de tecnología SRAM

Diseño completo (sistema operativo Linux en el procesador ARM Cortex-A72 “Application Processing Unit” e IP de comunicaciones TSN en la parte de lógica programable) sobre kit de evaluación de AMD basado en plataforma Versal Adaptive SoC.

Diseño de un setup automatizable para testing de IP Cores para dispositivos semiconductores (FPGA, VLSI, etc) basados en código VHDL basado en la herramienta Jenkins

Obtención de un setup automatizable para testing de IP Cores para dispositivos semiconductores (FPGA, VLSI, etc) basados en código VHDL basado en la herramienta Jenkins

Diseño de un circuito electrónico digital PID para sincronización y sintonización de temporizadores

Desarrollo, implementación y validación de circuito electrónico digital en que implemente un algoritmo PID para sincronización y sintonización de temporizadores digitales.

Diseño VLSI de pipeline de procesamiento de eventos visuales para sensor de visión neuromórfico (DVS)

Implementar en silicio ciertos componentes de un pipeline digital de procesamiento de eventos visuales de sensores neuromórficos DVS (https://www.prophesee.ai/event-based-sensor-imx636-sony-prophesee/), que emulan el comportamiento de las células fotorreceptoras de la retina. El pipeline de procesamiento ha sido desarrollado por Ikerlan en el marco del proyecto europeo NimbleAI (https://www.nimbleai.eu/) y la iniciativa neuromórfica SiliconBurmuin (https://bmh.gaia.es/neuromorphic/), y actualmente está siendo prototipado en FPGA. Este pipeline incluye los siguientes módulos: interfaz DVS con control de foveación, filtro por eventos, estimador de flujo óptico, conversión de eventos a frames, e interfaz AXI Stream con procesador back-end (RISC-V).
Nota: Se ofrecen varias plazas con los mismos objetivos, ya que diferentes estudiantes pueden centrarse en distintas partes del pipeline.

Sincronización y control de sistemas de sensores cuánticos remotos controlados con dispositivos semiconductores RFSoC

Objetivo: El objetivo principal de este trabajo es diseñar una red de sistemas de control de instrumentos de control de sistemas cuánticos distribuidos mediante una red determinística TSN. Los sistemas de instrumentación estará basados en los dispotiviso semiconductores de tipo RFSoC que integran en el mismo circuito integrado todos los elementos de valor añadido especificios de la aplicación: el hardware digital de comunicaciones, el hardware de procesamiento digital de señal, el RF y el software de aplicacion

Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN

El objetivo principal de este proyecto es obtener un módulo electrónico FTTM (Fault-Tolerant Timming Module) para las nuevas redes de comunicación embarcadas basadas en TSN.
Objetivos operativos:
- Obtener una implementación en FPGA (SoPC) del módulo propuesto.
- Desarrollo un tapeout (ASIC) del módulo propuesto.

Diseño de un circuito electrónico digital PID para sincronización y sintonización de temporizadores

Desarrollo, implementación y validación de circuito electrónico digital en que implemente un algoritmo PID para sincronización y sintonización de temporizadores digitales.

Diseño VLSI de pipeline de procesamiento de eventos visuales para sensor de visión neuromórfico (DVS)

Implementar en silicio ciertos componentes de un pipeline digital de procesamiento de eventos visuales de sensores neuromórficos DVS (https://www.prophesee.ai/event-based-sensor-imx636-sony-prophesee/), que emulan el comportamiento de las células fotorreceptoras de la retina. El pipeline de procesamiento ha sido desarrollado por Ikerlan en el marco del proyecto europeo NimbleAI (https://www.nimbleai.eu/) y la iniciativa neuromórfica SiliconBurmuin (https://bmh.gaia.es/neuromorphic/), y actualmente está siendo prototipado en FPGA. Este pipeline incluye los siguientes módulos: interfaz DVS con control de foveación, filtro por eventos, estimador de flujo óptico, conversión de eventos a frames, e interfaz AXI Stream con procesador back-end (RISC-V).
Nota: Se ofrecen varias plazas con los mismos objetivos, ya que diferentes estudiantes pueden centrarse en distintas partes del pipeline.

Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN

El objetivo principal de este proyecto es obtener un módulo electrónico FTTM (Fault-Tolerant Timming Module) para las nuevas redes de comunicación embarcadas basadas en TSN.
Objetivos operativos:
- Obtener una implementación en FPGA (SoPC) del módulo propuesto.
- Desarrollo un tapeout (ASIC) del módulo propuesto.

Implementación del módulo IP del procesador de datos   para el sensor de visión dinámica (DVS)

El objetivo es la implementación y test de un módulo procesador digital capaz de adquirir y preprocesar de forma óptina el flujo de datos procedente de un sensor de visión neuromórfico (DVS).

Desarrollo de un SoC basado en RISC-V para inferencia de Redes Neuronales Artificiales Operacionales Generalizadas (OGNNs)

En este proyecto se propone el desarrollo de un SoC basado en RISC-V con coprocesadores específicamente diseñados para dotar de flexibilidad en la programación a OGNNs. Se trata pues de implementar un coprocesador (ya diseñado) capaz de calcular eficientemente AF generalizadas, y de definir las nuevas instrucciones asociadas para facilitar la programación y la ejecución de OGNNs. Se definirán asimismo un conjunto de operadores no-lineales alternativos a los operadores de convolución, y se integrará todo ello en una arquitectura SoC.

Desarrollo de un SoC para el procesamiento de datos de sensor de visión neuromórfico 3D (Light Field Dynamic Vision Sensor, LF-DVS)

El centro tecnológico IKERLAN ha desarrollado, junto con sus socios del proyecto europeo Nimble AI, un DVS dotado de una capa de microlentes Light Field, lo que permite, con algún procesamiento adicional,  percibir las distancias a los objetos en la imagen. En este proyecto se plantea contribuir al diseño de un SoC para el preprocesamiento eficiente de los datos generados por un sensor LF-DVS y, en particular, al desarrollo de la infraestructura de comunicación AXI del SoC junto con el módulo controlador del mismo..

Desarrollo de núcleos de procesamiento para el filtrado y la discriminación de eventos en visión neuromórfica

En este proyecto se propone desarrollar un núcleo de prefiltrado de eventos para eliminar el ruido de sensor además de un núcleo acelerador de SNNs (Spiking Neural Networks)  que permita su aplicación a la discriminación de eventos generados por un DVS (Dynamic Vision Sensor)..

- Sub-Proyecto 1: SoPCtsn5g

Prototipado de un dispositivo semiconductor SoC Multiprocesador para la Combinación de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo (White Rabbit)

El objetivo principal de este proyecto es obtener un diseño SoC que permita combinar de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo prototipado en dispositivos System-on-Programmable Chips
Objetivos operativos:
- Obtener el diseño de una arquitectura de SoC en el que se consideren todas las funciones de comunicación y sincronización previstas (TSN, 5G y WR): SOCall-in-one
- Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de comunicación  (TSN y 5G):SoPCtsn5g (Proyecto 1)
- Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de sincronización  (WR): SoPCwr (Proyecto 2)
- Obtener los diseños SoCtsn5g y SoCwr aplicados a una plataforma hardware experimental

- Sub-Proyecto 2: SoPCwr

Prototipado de un dispositivo semiconductor SoC Multiprocesador para la Combinación de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo (White Rabbit)

El objetivo principal de este proyecto es obtener un diseño SoC que permita combinar de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo prototipado en dispositivos System-on-Programmable Chips
Objetivos operativos:
- Obtener el diseño de una arquitectura de SoC en el que se consideren todas las funciones de comunicación y sincronización previstas (TSN, 5G y WR): SOCall-in-one
- Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de comunicación  (TSN y 5G):SoPCtsn5g (Proyecto 1)
- Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de sincronización  (WR): SoPCwr (Proyecto 2)
- Obtener los diseños SoCtsn5g y SoCwr aplicados a una plataforma hardware experimental

Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN 

El objetivo principal de este proyecto es obtener un módulo electrónico FTTM (Fault-Tolerant Timming Module) para las nuevas redes de comunicación embarcadas basadas en TSN.
Los objetivos operativos son:
- Obtener una implementación en FPGA (SoPC) del módulo propuesto.
- Desarrollo un tapeout (ASIC) del módulo propuesto

IP core SNS-IP basado en RISC-V para Sincronización en el Rango de Sub-nanosegundo

El objetivo principal de este proyecto es desarrollar un IP HDL basado en tecnología White Rabbit para Sincronización en el Rango de Sub-nanosegundo
Los objetivos operativos definidos en este proyecto son:
- Obtener un IP HDL basado en tecnología White Rabbit para Sincronización en el Rango de Sub-nanosegundo empleando un CPU RISC-V como motor interno de control del IP
- Obtener una documentención completa del IP
- Obtener un diseño de referencia en una placa de evalaución comercial basada en lógica reconfigurable

Mecanismo de Extensión de SoCs basado en Ethernet

Objetivo: Desarrollar un IP HDL  que permina la extensión de los mapas de memoria de los SoCs y del sistema de relojes a través de una red comunicación cableada Ethernet
Los objetivos operativos definidos en este proyecto son:
- Obtener un IP HDL basado en la tecnología Etherbone del CERN que permina la extensión de los mapas de memoria de los SoCs y del sistema de relojes a través de una red comunicación cableada Ethernet
- Obtener una documentención completa del IP
- Obtener un diseño de referencia en una placa de evalaución comercial basada en lógica reconfigurable

Evaluación de la pila software de sincronización de relojes de comunicaciones PTP del ZHAW para su uso en comunicaciones TSN

El objetivo principal de este proyecto es evaluar las características de la pila software de sincronización de relojes de comunicaciones PTP del ZHAW para su uso en comunicaciones TSN empleando el IP TSN de SoCe sobe una plataforma AMD UltraScale +
Los objetivos operativos definidos para este proyecto son:
- Obtener un sistema embebido basado en la plataforma AMD UltraScale + y el IP TSN de SoCe que integre la pila PTP del Zhaw.
- Obtener una comparativa entre pilas PTP.

Arquitectura electrónica digital para nodos de comunicación SpaceWire resiliente a efectos SEUs 

El objetivo princiapl de este proyecto es desarrollar una arquitectura electrónica digital para nodos de comunicación SpaceWire resiliente a efectos SEUs
Los objetivos operativos definidos para este proyecto son:
- Obtener una arquitectura electrónica descrita en lenguaje HDL para nodos SpaceWire que ofrezca 3 niveles de resiliencia frente a efectos SEUs
- Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto
- Obtener la criticidad del diseño generado para la placa de evaluación desarrollada

Prototipado de un dispositivo SoC con funcionalidad de puente entre comunicaciones Ethernet y SpaceWire

El objetivo princiapl de este proyecto es desarrollar un dispositivo SoC con funcionalidad de puente entre comunicaciones Ethernet y SpaceWire implementado en lógica reconfigurable.
Los objetivos operativos definidos para este proyecto son:
- Obtener una arquitectura electrónica descrita en lenguaje HDL para implementar nodos SpaceWire con capacidad de puente entre comunicaciones Ethernet y SpaceWire
- Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto
- Obtener un  informe de precertificación SpaceWire del sistema propuesto

Prototipado de un dispositivo SoC con capacidad de clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial

El objetivo princiapl de este proyecto es desarrollar un sistema SoC con capacidad de clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial
Objetivos operativos:
- Obtener una arquitectura electrónica para la clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial
- Obtener una red neuronal entrenada compilada para los aceleradores de IA de los dispositivos semiconductores objetivo
- Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto

Prototipado de un dispositivo SoC con front-end de RF integrado con capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica

El objetivo principal de este proyecto es desarrollar un sistema SoC con capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica implementable en dispositivos de lógíca reconfigurable con Front-End Radio integrados tipo RFSOC.
Los objetivos operativos definidos para este proyecto son:
- Obtener una arquitectura electrónica de conmutación de paquetes Ethernet a 25Gbps
- Obtener una arquitectura SoC (hardware y software) que integre la capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica implementable en dispositivos de lógíca reconfigurable con Front-End Radio integrados tipo RFSoC
- Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto
- Obtener informes de rendimiento de latencia y throughput para la arquitectura electrónica de conmutación de paquetes Ethernet a 25Gbps

Diseño de un subsistema de triple-core RISC-V para un ASIC Europeo con funcionalidades de Sincronización de Alta Disponiblidad

El objetivo principal de este proyecto es desarrollar un subsistema de triple-core RISC-V para un ASIC Europeo con funcionalidades de Sincronización de Alta Disponiblidad.
Los objetivos operativos definidos para este proyecto son:
- Obtener una arquitectura electrónica de un subsistema de triple-core RISC-V de 32 bits con interfaces de red Ethernet.
- Obtener una arquitectura SoC (hardware y software) que integre la capacidad de sincronización PTP en el  subsistema de triple-core RISC-V de 32 bits con interfaces de red Ethernet.
- Obtener un prototipo que implemente el front-end del sistema propuesto.
- Obtener un tapeout del sistema propuesto combinado con el módulo FTTM (Fault-Tolerant Timming Module) (Actividad combinada con el proyecto: 'Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN).

Arquitectura electrónica digital para nodos de comunicación SpaceWire resiliente a efectos SEUs
Chip Design (ASIC) for SpaceWire Communications (2 positions):
- Position 1: Front-end design and simulation in VHDL
[- Position 2: Back-end ASIC design using Open Source tools ]

Main goal: To obtain a Integrated Circuit Device (ASIC) with SpaceWire networking capabilities.
Secondary goals:
- To obtain a FPGA version of the design. (Position 1).
- To obtain a HDL verification setup (testbench) of the design. (Position 1).
- To obtain a Tapeout of the design manufacturable in UE fab. (Position 2).
- To obtain a validation setup of the design. (Position 2).

Arquitectura SoC con seguridad post-cuántica para la conmutación de paquetes de datos de tráfico con requisitos de tiempo-real

Objetivo: Contribuir con un arquitectura SoC que permita conmutar paquetes de datos para tráfico con requisitos de tiempo real aplicando un nivel de seguridad post-cuántico.
Objetivos parciales:
- Estudio del arte en la materia.
- Implementación de los algoritmos critpográficos.
- Desarrollo e implementación de la arquitectura SoC.

Otros proyects de Tecnología Electrónica cuya temática este alineada con la Cátedra SoC4Sensing