Edgen zabaldutako gailuetarako hardware eta software konputazioaren sinkronizazioa hobetzea da proiektu honen helburua, eragiketak denbora errealean egin ahal izateko. Gauzen Internet (IoT) eta sistema adimendunak Edge, Fog eta Cloud-en gailuz osatutako azpiegitura informatiko eta sare heterogeneoko azpiegitura bihurtzen ari dira. Edge gailuek latentzia txikiko funtzionamendua ematen dute; Cloud-eko zerbitzariek eta azpiegituretan bertan daudenek, berriz, kalkulu-gaitasun handiak dituzte eta zerbitzuaren ikuspegi globala dute. Eskuarki, Fogen eta Clouden kokatutako gailuek hardware eta software baliabide ugari dituzte. Beraz, sinkronizazio-mekanismo zehatzak hartzea nahiko erraza da. Hala ere, Edge-n masiboki zabaldutako IoT gailuak kostu txikiko prozesamendu-unitateetan (CPU) oinarritzen dira, hala nola sistema txertatuetarako CPU RISC-V berrietan oinarritutakoetan, konputazio-mugak baitituzte. Erronka horri aurre egiteko, hardware, software eta komunikazioen konputazio-unitateen artean sinkronizazio-geruza zehatz bat submikrosegundo mailarekin partekatzeko mekanismo berritzaile bat ikertzea proposatzen da proiektu honetan. Proiektu honek proposatutako sinkronizazio-mekanismoarekin bateragarria den RISC-V arkitekturako CPU IP batekin lagunduko du. Horrez gain, PLL erabat digitala (ADPLL) diseinatu nahi da, aurreko helburuan laguntzeko eta, berez, beste diseinu generiko batzuetan erabiltzeko. CPU hori RISC-Vn oinarritutako SoC arkitektura berri baten oinarria izango da denbora errealean banatutako sistemetako Edge gailuentzat. Ekarpen hori konputazio-sistema banatu eta heterogeneoetara bideratuta egongo da, eta lanak denbora errealean optimizatuta egitea ahalbidetuko du, azpimikrosegundoko doitasun-tarte baten barruan, eremu horretako artearen egoera gaindituz. Proposatutako ekarpenen bideragarritasuna SoC erdieroale baten diseinu esperimental batean baliozkotuko da. Zirkuitu integratu horrek lortutako berrikuntzekin esperimentatzea erraztuko du. Gainera, soluzioaren TRL mailan aurrera egiteak Europar Batasunak erdieroaleen merkatuan duen autonomiari lagunduko dio, CPU RISC-Vren arkitekturan oinarritutako erdieroaleen garapenerako EBren lehentasun estrategikoa kontuan hartuta.