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La Cátedra Universidad-Empresa SoC4sensing de la Universidad del País Vasco (UPV/EHU) tiene como objetivo impulsar la formación de profesionales capacitados para afrontar proyectos en el área del diseño microelectrónico orientados a los sectores productivos más representativos en nuestra región.

¿Por qué la Catedra SoC4sensing?

La estrategia definida en SoC4sensing permitirá generar nueva actividad económica en base a nuevos dispositivos semiconductores que incluyan elementos diferenciales para los sectores industriales de los que hay un conocimiento profundo en el País Vasco.

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Convocatoria de Trabajos Fin de Master y Fin de Grado a través del Aula Chip 2025-2026

Fecha de primera publicación: 23/07/2025

A través del Aula Chip de SoC4sensing se ha lanzado la oferta de temáticas para la realización actividades orientadas a la realización Trabajos Fin de Master y Fin de Grado. Estas actividades se podrán realizar en el Aula Chip en colaboración con las empresas colaboradores de la Cátedra (Ikerlan y SoC-e) y serán dirigidos por profesores de la Escuela de Ingeniería de Bilbao. Cada proyecto dispondrá de una bolsa económica de ayuda al estudio.

**Los títulos propuestos son:**
Diseño de un Sensor de Grafeno de Gases Contaminantes	El trabajo tiene como objetivo principal desarrollar un sensor de grafeno para la detección de gases contaminantes, abarcando su diseño, la fabricación de un prototipo y la creación de un set-up de pruebas. Para ello, se estudia la información y los diseños existentes de sensores de gases basados en grafeno, se diseña el sensor utilizando la herramienta Klayout y el PDK de la empresa Graphenea, se gestiona la fabricación del prototipo y finalmente se prueba su funcionamiento en el sistema de ensayos desarrollado.
Prototipado de un dispositivo SoC basado en RISC-V con comunicaciones cuánticamente seguras	El proyecto tiene como objetivo principal desarrollar un dispositivo SoC con mecanismos de ciberseguridad resistentes a ataques de computación cuántica para enlaces de comunicación. Para ello, se diseñan e implementan módulos hardware, software o mixtos que permitan la firma de mensajes mediante Crystals-Dilithium, el intercambio de claves mediante Crystals-Kyber y el cifrado simétrico de datos mediante AES-256, integrándolos en un prototipo de SoC controlado por una CPU de arquitectura RISC-V. El trabajo incluye el estudio del estado del arte del estándar NIST PQC aplicado a comunicaciones industriales, el desarrollo de la arquitectura del sistema, la implementación e integración de los módulos, así como su verificación mediante simulación y su validación en un entorno de laboratorio.
Desarrollo de un SoC basado en RISC-V para inferencia de Redes Neuronales Artificiales Operacionales Generalizadas (OGNNs)	En este proyecto se propone el desarrollo de un SoC basado en RISC-V con coprocesadores específicamente diseñados para dotar de flexibilidad en la programación a OGNNs. Se trata pues de implementar un coprocesador (ya diseñado) capaz de calcular eficientemente AF generalizadas, y de definir las nuevas instrucciones asociadas para facilitar la programación y la ejecución de OGNNs. Se definirán asimismo un conjunto de operadores no-lineales alternativos a los operadores de convolución, y se integrará todo ello en una arquitectura SoC.
Desarrollo de un SoC para el procesamiento de datos de sensor de visión neuromórfico 3D (Light Field Dynamic Vision Sensor, LF-DVS)	El centro tecnológico IKERLAN ha desarrollado, junto con sus socios del proyecto europeo Nimble AI, un DVS dotado de una capa de microlentes Light Field, lo que permite, con algún procesamiento adicional, percibir las distancias a los objetos en la imagen. En este proyecto se plantea contribuir al diseño de un SoC para el preprocesamiento eficiente de los datos generados por un sensor LF-DVS y, en particular, al desarrollo de la infraestructura de comunicación AXI del SoC junto con el módulo controlador del mismo..
Desarrollo de núcleos de procesamiento para el filtrado y la discriminación de eventos en visión neuromórfica	En este proyecto se propone desarrollar un núcleo de prefiltrado de eventos para eliminar el ruido de sensor además de un núcleo acelerador de SNNs (Spiking Neural Networks) que permita su aplicación a la discriminación de eventos generados por un DVS (Dynamic Vision Sensor).
- Sub-Proyecto 1: SoPCtsn5g Prototipado de un dispositivo semiconductor SoC Multiprocesador para la Combinación de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo (White Rabbit)	El objetivo principal de este proyecto es obtener un diseño SoC que permita combinar de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo prototipado en dispositivos System-on-Programmable Chips Objetivos operativos: - Obtener el diseño de una arquitectura de SoC en el que se consideren todas las funciones de comunicación y sincronización previstas (TSN, 5G y WR): SOCall-in-one - Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de comunicación (TSN y 5G):SoPCtsn5g (Proyecto 1) - Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de sincronización (WR): SoPCwr (Proyecto 2) - Obtener los diseños SoCtsn5g y SoCwr aplicados a una plataforma hardware experimental
- Sub-Proyecto 2: SoPCwr Prototipado de un dispositivo semiconductor SoC Multiprocesador para la Combinación de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo (White Rabbit)	El objetivo principal de este proyecto es obtener un diseño SoC que permita combinar de Redes de Comunicación Deterministas Cableadas (TSN) e Inalámbricas (5G) con base de Sincronización de Subnanosegundo prototipado en dispositivos System-on-Programmable Chips Objetivos operativos: - Obtener el diseño de una arquitectura de SoC en el que se consideren todas las funciones de comunicación y sincronización previstas (TSN, 5G y WR): SOCall-in-one - Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de comunicación (TSN y 5G):SoPCtsn5g (Proyecto 1) - Obtener el diseño de una arquitectura de SoPC en el que se consideren las funciones de sincronización (WR): SoPCwr (Proyecto 2) - Obtener los diseños SoCtsn5g y SoCwr aplicados a una plataforma hardware experimental
Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN	El objetivo principal de este proyecto es obtener un módulo electrónico FTTM (Fault-Tolerant Timming Module) para las nuevas redes de comunicación embarcadas basadas en TSN. Los objetivos operativos son: - Obtener una implementación en FPGA (SoPC) del módulo propuesto. - Desarrollo un tapeout (ASIC) del módulo propuesto
Mecanismo de Sincronización de Alta Disponiblidad para Comunicaciones Aeroespaciales TSN	El objetivo principal de este proyecto es obtener un módulo electrónico FTTM (Fault-Tolerant Timming Module) para las nuevas redes de comunicación embarcadas basadas en TSN. Los objetivos operativos definidos en este proyecto son: - Obtener una implementación en FPGA (SoPC) del módulo propuesto. - Desarrollo un tapeout (ASIC) del módulo propuesto
IP core SNS-IP basado en RISC-V para Sincronización en el Rango de Sub-nanosegundo	El objetivo principal de este proyecto es desarrollar un IP HDL basado en tecnología White Rabbit para Sincronización en el Rango de Sub-nanosegundo Los objetivos operativos definidos en este proyecto son: - Obtener un IP HDL basado en tecnología White Rabbit para Sincronización en el Rango de Sub-nanosegundo empleando un CPU RISC-V como motor interno de control del IP - Obtener una documentención completa del IP - Obtener un diseño de referencia en una placa de evalaución comercial basada en lógica reconfigurable
Mecanismo de Extensión de SoCs basado en Ethernet	Objetivo: Desarrollar un IP HDL que permina la extensión de los mapas de memoria de los SoCs y del sistema de relojes a través de una red comunicación cableada Ethernet Los objetivos operativos definidos en este proyecto son: - Obtener un IP HDL basado en la tecnología Etherbone del CERN que permina la extensión de los mapas de memoria de los SoCs y del sistema de relojes a través de una red comunicación cableada Ethernet - Obtener una documentención completa del IP - Obtener un diseño de referencia en una placa de evalaución comercial basada en lógica reconfigurable
Evaluación de la pila software de sincronización de relojes de comunicaciones PTP del ZHAW para su uso en comunicaciones TSN	El objetivo principal de este proyecto es evaluar las características de la pila software de sincronización de relojes de comunicaciones PTP del ZHAW para su uso en comunicaciones TSN empleando el IP TSN de SoCe sobe una plataforma AMD UltraScale + Los objetivos operativos definidos para este proyecto son: - Obtener un sistema embebido basado en la plataforma AMD UltraScale + y el IP TSN de SoCe que integre la pila PTP del Zhaw. - Obtener una comparativa entre pilas PTP.
Arquitectura electrónica digital para nodos de comunicación SpaceWire resiliente a efectos SEUs	El objetivo princiapl de este proyecto es desarrollar una arquitectura electrónica digital para nodos de comunicación SpaceWire resiliente a efectos SEUs Los objetivos operativos definidos para este proyecto son: - Obtener una arquitectura electrónica descrita en lenguaje HDL para nodos SpaceWire que ofrezca 3 niveles de resiliencia frente a efectos SEUs - Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto - Obtener la criticidad del diseño generado para la placa de evaluación desarrollada.
Prototipado de un dispositivo SoC con funcionalidad de puente entre comunicaciones Ethernet y SpaceWire	El objetivo princiapl de este proyecto es desarrollar un dispositivo SoC con funcionalidad de puente entre comunicaciones Ethernet y SpaceWire implementado en lógica reconfigurable. Los objetivos operativos definidos para este proyecto son: - Obtener una arquitectura electrónica descrita en lenguaje HDL para implementar nodos SpaceWire con capacidad de puente entre comunicaciones Ethernet y SpaceWire - Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto - Obtener un informe de precertificación SpaceWire del sistema propuesto
Prototipado de un dispositivo SoC con capacidad de clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial	El objetivo princiapl de este proyecto es desarrollar un sistema SoC con capacidad de clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial Objetivos operativos: - Obtener una arquitectura electrónica para la clasificación de tramas de comunicación Ethernet mediante técnicas de Inteligencia Artificial - Obtener una red neuronal entrenada compilada para los aceleradores de IA de los dispositivos semiconductores objetivo - Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto
Prototipado de un dispositivo SoC con front-end de RF integrado con capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica	El objetivo princiapl de este proyecto es desarrollar un sistema SoC con capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica implementable en dispositivos de lógíca reconfigurable con Front-End Radio integrados tipo RFSOC. Los objetivos operativos definidos para este proyecto son: - Obtener una arquitectura electrónica de conmutación de paquetes Ethernet a 25Gbps - Obtener una arquitectura SoC (hardware y software) que integre la capacidad de conmutación de paquetes Ethernet a 25Gbps para aplicaciones de instrumentación cuántica implementable en dispositivos de lógíca reconfigurable con Front-End Radio integrados tipo RFSoC - Obtener un prototipo basado en una aplaca electrónica de desarrollo que permita la validación del sistema propuesto - Obtener informes de rendimiento de latencia y throughput para la arquitectura electrónica de conmutación de paquetes Ethernet a 25Gbps
Otros proyects de Tecnología Electrónica cuya temática este alineada con la Cátedra SoC4Sensing

La Cátedra Chip SoC4sensing de la UPV/EHU financiará las actividades encaminadas al desarrollo de TFM/TFGs en el campo del diseño digital, diseño microelectrónico y diseño de SoC para el alumnado del Máster SIEAV. El alumnado seleccionado tendrá opción de desarrollar su TFM en el Aula Chip de la cátedra bajo la supervisión de profesores pertenecientes a la misma y con acceso a los equipos y al software necesario para desarrollar sus tareas.

Las bolsas de ayuda al estudio se otorgarán bajo la condición de que los proyectos sean finalmente defendidos.

Requisitos:

Estar matriculado en titulaciones oficiales de la UPV/EHU en las que puedan desarrollarse los proyectos de las temáticas propuestas.
Realizar la defensa de los proyectos antes del 30 de Junio de 2026.
Se priorizarán 3 bolsas de ayuda al estudio a alumnas solicitantes de esta ayuda.
En el documento y presentación del proyecto se deberá atender las obligaciones relativas a publicidad y difusión del proyecto Catedra Perte (logotipos).

Procedimiento:

Enviar un correo electrónico indicando el interés en ser beneficiario de esta convocatoria y la temática(s) elegidas a la siguiente dirección: soc4sensing@ehu.eus
Incluir en el campo “Asunto” del correo electrónico el siguiente TAG: [CATEDRA SOC4SENSING] BOLSAS DE AYUDA AL ESTUDIO AULA CHIP.

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Patronato

Ikerlan

El Centro de Investigación Ikerlan es miembro cooperativo de la Corporación MONDRAGON y de la Alianza Vasca de Investigación y Tecnología (BRTA). Fundado en 1974, centra su actividad en la transferencia de conocimiento y la aportación de valor competitivo a las empresas. IKERLAN, como centro tecnológico vasco que participa activamente en la investigación sobre sistemas empotrados críticos, debe jugar un papel fundamental en la estrategia microelectrónica de la región, tanto en general como en este proyecto.

GAIA (Basque Microelecronis Hub)

La asociación GAIA referente en la oferta microelectrónica de Euskadi. Con cerca de 40 años de experiencia en proyectos y operaciones ligadas a su impulso y coordinación.

El ámbito microelectrónico constituye un espacio de conocimiento transversal y multidisciplinar que integra a organizaciones diversas y dispersas en la geografía económica de la región. Un número relevante de organizaciones y centros con especialidad microelectrónica operan desde la actividad que desempeñan otras ODCs especialistas en energía, máquina herramienta, o salud, entre otras. Parcialmente derivado de lo anterior, la actividad de GAIA y el resto de ODCs se ve complementada por Basque Microelectronics Hub (BMH) como ecosistema que surge desde GAIA para responder a las necesidades y oportunidades microelectrónicas desde un centro común, transversal, abierto, internacional.

System-on-Chip engineering S.L. (SoCe S.L.)

SoCe es una empresa bilbaína constituida en 2010 impulsada por el grupo de investigación APERT. SoCe es especialista en el desarrollo y venta de soluciones para comunicaciones críticas y de altas prestaciones.

Desarrolla tecnología propia para comunicaciones Ethernet Determinista y de alta disponibilidad para aplicaciones en el ámbito industrial, energía, aeroespacial y defensa. Cuenta con un conocimiento profundo sobre la tecnología SoPC-FPGA. SoCe tiene una doble aproximación al mercado: por un lado, lo hace como proveedor tecnológico, licenciando soluciones IP para sistemas SoPC-FPGA, y por otro, vende equipos finales de comunicaciones en sectores como el industrial, defensa y aeroespacial, entre otros a partir de su marca Relyum. Esta diferenciación tecnológica en el mercado ha permitido realizar ventas en más de 45 países diferentes.