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Titulo - Tesis defendidas

Defendatutako tesiak

Tabla Tesis - Electrónica y Telecomunicaciones

 

Egungo doktorego programak

Aurreko doktorego programak

Defendatutako tesiak

16 33

Sari bereziak

- -

Doktorego tesiak kotutoretzan

- -

Nazioarteko doktorego tesiak

5 4

Doktorego industrialak

1 -

 

XSLaren edukia

Egungo programan irakurritako tesiak

Double smart energy harvesting system for self-powered industrial IoT

POZO LARROCHA,BORJA

Zuzendariak:
FERREIRO DEL RIO, SUSANA;
GARATE AÑIBARRO, JOSE IGNACIO
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2018
Laburpena:

Future factories would be based on the Industry 4.0 paradigm. Industrial Internet of Things (IIoT) represent a part of the solution in this field. As autonomous systems, powering challenges could be solved using energy harvesting technology. The present thesis work combines two alternatives of energy input and management on a single architecture. A mini-reactor and an indoor photovoltaic cell as energy harvesters and a double power manager with AC/DC and DC/DC converters controlled by a low power single controller. Furthermore, the aforementioned energy management is improved with artificial intelligence techniques, which allows a smart and optimal energy management. Besides, the harvested energy is going to be stored in a low power supercapacitor. The work concludes with the integration of these solutions making IIoT self-powered devices.

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Feedback systems for the quality of chest compressions during cardiopulmonary resuscitation

GONZALEZ OTERO, DIGNA MARIA

Zuzendariak:
RUIZ DE GAUNA GUTIERREZ, SOFIA;
RUIZ OJEDA, JESUS MARIA
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2015
Laburpena:

Se define la parada cardiorrespiratoria como la detención súbita de la actividad mecánica del corazón, confirmada por la ausencia de signos de circulación. En caso de parada cardiorrespiratoria, dos actuaciones son clave para la supervivencia del paciente: la reanimación cardiopulmonar (RCP) precoz, y la desfibrilación precoz. La RCP consiste en proporcionar compresiones torácicas y ventilaciones al paciente para mantener un mínimo flujo de sangre oxigenada a los órganos vitales. La calidad de las compresiones está relacionada con la supervivencia del paciente. Por esta razón las guías de resucitación recomiendan el uso de sistemas de feedback que monitorizan la calidad de la RCP en tiempo real. Estos dispositivos se sitúan generalmente entre el pecho del paciente y las manos del rescatador, y guían al rescatador para ayudarle a alcanzar la profundidad y frecuencia de compresión objetivo. Esta tesis explora nuevas alternativas para monitorizar la calidad de las compresiones durante la RCP. Se han seguido dos estrategias: usar la señal de impedancia transtorácica (ITT), que es adquirida por los desfibriladores actuales a través de los parches de desfibrilación, y usar la aceleración del pecho, que podría ser registrada usando un dispositivo adicional.

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Contributions to the design of power modules for electric and hybrid vehicles: trends, design aspects and simulation techniques.

MATALLANA FERNANDEZ, ASIER

Zuzendariak:
ANDREU LARRAÑAGA, JON
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2020
Laburpena:

En la última década, la protección del medio ambiente y el uso alternativo de energías renovables están tomando mayor relevancia tanto en el ámbito social y político, como científico. El sector del transporte es uno de los principales causantes de los gases de efecto invernadero y la polución existente, contribuyendo con hasta el 27 % de las emisiones a nivel global. En este contexto desfavorable, la electrificación de los vehículos de carretera se convierte en un factor crucial. Para ello, la transición de la actual flota de vehículos de carretera debe ser progresiva forzando la investigación y desarrollo de nuevos conceptos a la hora de producir vehículos eléctricos (EV) y vehículos eléctricos híbridos (HEV) más eficientes, fiables, seguros y de menor coste. En consecuencia, para el desarrollo y mejora de los convertidores de potencia de los HEV/EV, este trabajo abarca los siguientes aspectos tecnológicos: - Arquitecturas de la etapa de conversión de potencia. Las principales topologías que pueden ser implementadas en el tren de potencia para HEV/EV son descritas y analizadas, teniendo en cuenta las alternativas que mejor se adaptan a los requisitos técnicos que demandan este tipo de aplicaciones. De dicha exposición se identifican los elementos constituyentes fundamentales de los convertidores de potencia que forman parte del tren de tracción para automoción. - Nuevos dispositivos semiconductores de potencia. Los nuevos objetivos y retos tecnológicos solo pueden lograrse mediante el uso de nuevos materiales. Los semiconductores Wide bandgap (WBG), especialmente los dispositivos electrónicos de potencia basados en nitruro de galio (GaN) y carburo de silicio (SiC), son las alternativas más prometedoras al silicio (Si) debido a las mejores prestaciones que poseen dichos materiales, lo que permite mejorar la conductividad térmica, aumentar las frecuencias de conmutación y reducir las pérdidas. - Análisis de técnicas de rutado, conexionado y ensamblado de módulos de potencia. Los módulos de potencia fabricados con dies en lugar de dispositivos discretos son la opción preferida por los fabricantes para lograr las especificaciones indicadas por la industria de la automoción. Teniendo en cuenta los estrictos requisitos de eficiencia, fiabilidad y coste es necesario revisar y plantear nuevos layouts de las etapas de conversión de potencia, así como esquemas y técnicas de paralelización de los circuitos, centrándose en las tecnologías disponibles. Teniendo en cuenta dichos aspectos, la presente investigación evalúa las alternativas de semiconductores de potencia que pueden ser implementadas en aplicaciones HEV/EV, así como su conexionado para la obtención de las densidades de potencia requeridas, centrándose en la técnica de paralelización de semiconductores. Debido a la falta de información tanto científica como comercial e industrial sobre dicha técnica, una de las principales contribuciones del presente trabajo ha sido la propuesta y verificación de una serie de criterios de diseño para el diseño de módulos de potencia. Finalmente, los resultados que se han extraído de los circuitos de potencia propuestos demuestran la utilidad de dichos criterios de diseño, obteniendo circuitos con bajas impedancias parásitas y equilibrados eléctrica y térmicamente. A nivel industrial, el conocimiento expuesto en la presente tesis permite reducir los tiempos de diseño a la hora de obtener prototipos de ciertas garantías, permitiendo comenzar la fase de prototipado habiéndose realizado comprobaciones eléctricas y térmicas.

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Arquitecturas system-on-chip para cyber physical system gateway en smart grid

URBINA GAMBOA, WILMER MARCELO

Zuzendariak:
ASTARLOA CUELLAR, ARMANDO FERMIN;
LAZARO ARROTEGUI, JESUS
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2019
Laburpena:

La forma en que funciona la red eléctrica no ha cambiado mucho desde su creación en la década de 1930, los métodos y medios de transmisión de los datos siguen siendo similares. Aunque la infraestructura general permanece inalterada, algunas tecnologías han cambiado desde entonces, y el ritmo de cambio ha aumentado significativamente en la última década. Por ejemplo, la introducción de las Tecnologías de la Información y las Comunicaciones (TICs) en la operación de las redes eléctricas ha dado como resultado una red compleja denominada Smart Grid. En términos generales, el sistema eléctrico actual consiste en una compleja red en la que están interconectadas las centrales eléctricas, la infraestructura de transporte de electricidad, la infraestructura de distribución, y la carga. Desde un punto de vista tecnológico, la Smart Grid puede ser vista como una superposición de una red de comunicación sobre la red eléctrica. La red de comunicaciones de la Smart Grid es un tipo de red capaz de proporcionar servicios avanzados, como el envío de datos de sensores en tiempo real, la redundancia y la ciber-seguridad. Se implementa utilizando una variedad de tecnologías de redes y medios de comunicación, incluyendo el mismo cableado eléctrico, redes inalámbricas y otras infraestructuras de comunicaciones existente, como las redes Ethernet basadas en cables de cobre o fibra óptica. Existen ventajas y desventajas asociadas a cada opción y es probable que los tres enfoques puedan utilizarse para las comunicaciones en la Smart Grid. Como resultado, las redes mencionadas se integran finalmente en el sistema, lo que obliga a que los equipos utilizados para gestionar las comunicaciones sean completamente heterogéneos. Por ello, desde una perspectiva global que favorezca la interoperabilidad, es imprescindible disponer de dispositivos de comunicaciones que combinen requisitos de procesamiento en tiempo real, sincronización avanzada, alta disponibilidad en las comunicaciones, reconfigurabilidad y ciber-seguridad. Estos dispositivos se conocen comúnmente como Cyber Physical System (CPS). A modo de resumen, un CPS típico se compone de varios dispositivos conectados a través de redes cableadas e inalámbricas. Estos dispositivos abarcan desde plataformas embebidas, sistemas en tiempo real, sensores y actuadores, hasta dispositivos en red. Por lo tanto, los CPS se benefician de los continuos desarrollos de nuevas plataformas de computación y sensórica de bajo coste, las comunicaciones inalámbricas, las redes de comunicación de gran ancho de banda y sistemas que permiten realizar una gestión más eficiente de la energía de los dispositivos. La propuesta de investigación presentada en esta tesis busca realizar contribuciones en el campo de los sistemas embebidos, planteando una arquitectura común de nodos que sirva como referencia de arquitectura CPS para la Smart Grid. Esta arquitectura deberá dar solución a la integración directa de los nodos en la red, permitiendo a su vez procesamiento en tiempo real, necesario en ciertas secciones y operaciones de la Smart Grid. En primer lugar, se presentará una visión general de la red eléctrica actual (Smart Grid). En particular, se describirá los elementos fundamentales de una subestación, y se presentará los estándares de comunicación utilizados para garantizar y satisfacer los requisitos de interoperatividad que deben cumplir las redes de transmisión y distribución modernas. A continuación, se describirán los requisitos y las características de funcionamiento que debe cumplir un dispositivo CPS Gateway para poder ser utilizado en la red eléctrica inteligente. Por otra parte, se definirá un CPS y se describirán sus partes, características y campos de aplicación. A continuación, se realizará un estudio detallado de varias arquitecturas existentes que representan ventajas significativas para su utilización en la Smart Grid. En segundo lugar, se propondrán arquitecturas CPS Gateway sobre plataformas reconfigurables System-on-Chip que garantice procesamiento en tiempo real, necesario en ciertas secciones y operaciones de la Smart Grid. También, deberá incorporar mecanismos avanzados de sincronización, comunicaciones de alta disponibilidad mediante comunicaciones redundantes, compatibilidad con la infraestructura de automatización de subestaciones actualmente en fase de despliegue (IEC 61850) y ciber-seguridad para las tramas SV y GOOSE. Para finalizar, el dispositivo Zynq de Xilinx será utilizado como plataforma de validación de las arquitecturas propuestas. La última parte de la tesis, describirá el hardware utilizado para realizar los experimentos. A continuación, se describirán los experimentos realizados para validar las arquitecturas. En este sentido, se implementarán tres arquitecturas para verificar el funcionamiento del CPS Gateway. La primera arquitectura, tendrá como finalidad validar los requisitos de sincronización, interoperabilidad y alta disponibilidad. En la segunda arquitectura se implementará un protocolo y un módulo de comunicaciones que permita la configuración remota del CPS Gateway. Finalmente en la tercera arquitectura se propondrá el uso de cifrado simétrico como mecanismo de ciber-seguridad para las tramas SV y GOOSE.

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Aplicación de control predictivo basado en modelo para reducir cargas estructurales en grandes aerogeneradores.

ACOSTA PEREZ, TATIANA ELIZABETH

Zuzendariak:
BARCENA RUIZ, RAFAEL;
KORTABARRIA IPARRAGIRRE, IÑIGO
Kalifikazioa:
Bikain
Urtea:
2020
Laburpena:

Hoy en día, la energía eólica se ha convertido en una de las fuentes de energía renovable más prometedoras de la última década, con una capacidad total instalada de aerogeneradores, a nivel mundial, de 205 GW en el 2019. En los últimos años, con la intención de aumentar la capacidad nominal de generación de potencia de los aerogeneradores, el tamaño de la torre, así como el de la turbina (especialmente el diámetro del rotor y el tamaño de las palas) han ido aumentando. Este aumento estructural tiene como consecuencia una mayor flexibilidad de los componentes y, por tanto, el incremento de vibraciones en el sistema. Ello, a su vez, produce grandes tensiones en dichos componentes, ocasionando la reducción de la vida útil de los mismos. Es por esto que, el sistema de control del aerogenerador llega a adquirir gran importancia, debido a que, con su aplicación, se pueden reducir notablemente dichas cargas estructurales. En este sentido, el control predictivo basado en modelo (MPC, Model Predictive Control) es una técnica de control avanzada que viene siendo utilizada desde hace mucho tiempo en el ámbito industrial. Esta técnica incorpora la solución en tiempo real a un problema del control óptimo, en el espacio de los estados, sobre un horizonte finito y con restricciones, haciendo del MPC una herramienta muy poderosa para la gestión de sistemas con múltiples entradas y salidas, que incluyan en su formulación restricciones y predicciones futuras en las perturbaciones y/o referencias. Si se considera la naturaleza altamente no lineal de la aerodinámica de un aerogenerador en el diseño de un controlador MPC, se plantea la necesidad de linealizar su comportamiento en múltiples puntos de operación, o bien utilizar un modelo no lineal simplificado. Desafortunadamente, si se consideran las limitaciones técnicas de las plataformas de control disponibles en la actualidad y los márgenes de seguridad requeridos para estas máquinas, ambas opciones tienen serios problemas de implementación práctica. En esta Tesis se propone un controlador MPC que utiliza un único modelo interno lineal (SMPC), facilitando así su implementación práctica. Este controlador tiene como objetivo reducir la carga estructural en el tren de transmisión y/o en el rotor del aerogenerador. La primera parte de la Tesis está dedicada al estudio del estado del arte. En particular, se describen los principales elementos que componen un aerogenerador y sus principios de funcionamiento. Además, se analizan las fuentes de carga que provocan que el sistema vibre, con especial atención al tren de transmisión. Finalmente, se presenta una breve descripción de los diferentes métodos que se utilizan para mitigar vibraciones actualmente. Con la finalidad de estudiar los diferentes controladores propuestos, se ha implementado un entorno de simulación numérica y otro de experimentación en tiempo real. Para el estudio en el entorno de simulación numérica, en la segunda parte de esta Tesis, se ha utilizado un modelo de aerogenerador de referencia de grandes dimensiones basado en el NREL de 5 MW. Por otra parte, para el análisis experimental se ha utilizado un banco de ensayos diseñado y construido específicamente para esta Tesis. Este banco de ensayos consta de un simulador Hardware-in-the-loop (HiL), que reproduce fielmente el comportamiento dinámico del tren de transmisión de la turbina sobre una bancada a escala de máquinas eléctricas. Sobre el generador de dicha bancada se aplican los algoritmos de control diseñados, utilizando técnicas de prototipado rápido de controladores que utilizan como base los mismos esquemas de simulación del primer estudio. En la tercera parte de la Tesis, se presenta el diseño de un SMPC, su modelo interno, función de coste, así como una prueba de estabilidad basada en la teoría de Lyapunov. También se describe el diseño de dos versiones del nuevo controlador, dichas versiones no utilizan ninguna previsualización de la perturbación de entrada en su planteamiento. Las simulaciones numéricas, así como las pruebas experimentales realizadas muestran la e_cacia de los controles SMPC propuestos, llegando a reducir en una tercera parte el par torsional que sufre el eje de baja velocidad de la turbina. Finalmente, en la cuarta parte de la Tesis, se presenta una tercera versión del SMPC diseñado, en el cual, mediante el uso de un sensor LIDAR, se calcula con antelación la perturbación entrante. Después, incorporando dicha previsualización en la predicción que hace el modelo interno del SMPC, se posibilita que la señal de control se adelante a la aparición de alteraciones en el par del eje debidas al viento incidente. Ello permite reducir hasta un 80% la carga en el tren de transmisión, sin apenas incrementar el esfuerzo de control. Más tarde, se estudia la sensibilidad que presenta el rendimiento del SMPC a la calidad de la previsualización obtenida del sensor LIDAR. Los resultados de la experimentación en tiempo real sobre el banco de ensayos indican que es necesario que la previsualización presente un ancho de banda de, al menos, 0.75 - 1 Hz con suficiente calidad, para que la reducción de carga estructural justifique la instalación del sistema LIDAR. Estos anchos de banda pueden requerir del preprocesamiento de las medidas LIDAR, utilizando técnicas bien descritas ya en la literatura de control de aerogeneradores.

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Mejora de las prestaciones de los convertidores de potencia para máquinas de reluctancia conmutada aplicadas a vehículo eléctrico.

CABEZUELO ROMERO, DAVID

Zuzendariak:
ANDREU LARRAÑAGA, JON;
KORTABARRIA IPARRAGIRRE, IÑIGO
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2020
Laburpena:

Con unas normativas sobre emisión y consumo energético cada vez más restrictivas y una conciencia social cada vez más implicada en la necesidad de proteger el medio ambiente, los vehículos eléctricos (EVs) están atrayendo cada vez más la atención del sector de la automoción, político y de los consumidores. Los motores síncronos de imanes permanentes (PMSMs), debido a su gran densidad de potencia y eficiencia, han sido la tecnología de tracción dominante desde la década de los años 90. No obstante, estos motores son fabricados a partir de tierras raras. Las reservas de estos recursos son limitadas y su extracción provoca un gran impacto medioambiental. Por otra parte, los costes de los imanes basados en tierras raras han sufrido un incremento significativo en los últimos años. En este sentido, hay que constatar que el de los EVs es un mercado muy sensible con respecto a los costes. En este contexto, la elección de una alternativa de máquina eléctrica libre de tierras raras es una cuestión importante. Esta alternativa debe ser capaz de satisfacer los objetivos de eficiencia, robustez, densidad de potencia, simplicidad de control y costes establecidos por los distintos organismos internacionales. O en su defecto, mostrar un potencial para cumplir a corto/medio plazo. De entre todas las alternativas de máquinas libres de tierras raras, las máquinas de reluctancia conmutada (SRMs) son consideradas las candidatas más prometedoras para la próxima generación de EVs. Ésto es debido, principalmente, a que poseen características tales como una estructura simple, flexibilidad de control, alta eficiencia, bajos costes y robustez para funcionar en condiciones de fallo. Sin embargo, a causa del intercambio de grandes cantidades de energía magnética entre los devanados y la fuente de energía, es necesario incorporar grandes condensadores en el bus DC. Como consecuencia, se produce un aumento tanto del volumen como de los costes de los convertidores de potencia empleados. Ante este problema, es conveniente investigar en soluciones que aborden o que minimicen la estructura del convertidor. En esta tesis se aportan soluciones que van encaminadas a reducir el tamaño del condensador sin tener que acometer cambios estructurales en el convertidor de potencia de la SRM. Para ello, se realiza un análisis exhaustivo del estado de la tecnología SRM para, de esta forma, determinar la opción de topología de convertidor, control/modulación y tecnología de condensador que mejores prestaciones ofrece. A partir del análisis realizado, en esta tesis se presenta y valida un novedoso algoritmo de modulación para resolver la problemática de las altas corrientes en el bus DC del convertidor SRM. A dicho planteamiento se le ha denominado Modulación de Conmutación Sincronizada (Synchronized Switching Modulation, SSM), el cual se vale de un fenómeno de intercambio de energía entre fases para disminuir la dependencia del bus DC. La reducción en la corriente lograda en el bus DC tiene dos consecuencias directas en el condensador. Por un lado, permite disminuir su tamaño, reduciendo, así, los costes y el volumen de los condensadores a incorporar en el bus de continua. Por otro lado, dicha reducción de corriente redunda en un menor estrés térmico, lo cual aumenta la vida útil de los condensadores. Este segundo aspecto es analizado también en la presente tesis al realizarse un estudio sobre modelos de vida útil, modelos de daño acumulado y fiabilidad en los condensadores que conforman el convertidor SRM. Completando, de esta forma, el análisis del algoritmo SSM desarrollado. Los resultados obtenidos por el algoritmo SSM son positivos. Éste muestra una mejora en la corriente del bus DC del convertidor de potencia de hasta un 16 %, permitiendo una reducción del 20.8 % de la capacidad mínima requerida en el punto de operación más adverso, y un incremento de la eficiencia de hasta un 6 %. Asimismo, esa reducción en la corriente es suficiente para lograr un aumento del 13.83 % de la vida útil del condensador del bus de continua. Disponer de un modelo de vida útil fiable es, a la vez, muy importante y complicado. Sin embargo, el funcionamiento real de un EV es dinámico y el efecto de aplicar el algoritmo SSM depende de muchos otros factores (modelo de EV, aplicación de éste, ciclo de conducción, modelo de condensadores, etc.). Por todo esto, finalmente, en la presente tesis se define una metodología para predecir la vida útil de un condensador del bus de continua de un convertidor SRM a partir de la corriente que la atraviesa, es decir, a partir del conjunto de puntos operacionales (o ciclo de conducción) en el que está trabajando el tren de tracción del EV.

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Nuevas técnicas de procesado para la predicción del éxito de la desfibrilación en la parada cardiorrespiratoria extrahospitalaria

CHICOTE GUTIERREZ, BEATRIZ

Zuzendariak:
ARAMENDI ECENARRO, ELISABETE;
IRUSTA ZARANDONA, UNAI
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2019
Laburpena:

La muerte súbita cardíaca es una de las principales causas de muerte en los países desarrollados, con una incidencia de alrededor de 40-50 casos por cada 100.000 habitantes. La causa fundamental de la muerte súbita cardíaca es la parada cardiorrespiratoria, que se produce mayoritariamente en entorno extrahospitalario y presenta un índice de supervivencia del 10 %. Se trata, por tanto, de un serio problema de salud. Dos son los elementos clave en el tratamiento de la parada cardiorrespiratoria extrahospitalaria (PCREH): la reanimación cardiopulmonar (RCP) y la desfibrilación temprana. La desfibrilación se aplica en pacientes con arritmias ventriculares letales como la fibrilación ventricular (FV), y consiste en suministrar una descarga eléctrica para recuperar un ritmo normal del corazón. Para ello se emplean los desfibriladores externos. Sin embargo, solo el 30-40 % de las desfibrilaciones son exitosas. Las descargas no exitosas reducen la probabilidad de supervivencia del paciente por dos motivos: pueden causar daño en el miocardio, y es necesario interrumpir la terapia RCP para suministrarlas. En este contexto, es fundamental disponer de herramientas para la predicción del éxito de la desfibrilación, guiando al rescatador en el tratamiento más adecuado: continuar con la RCP o desfibrilar al paciente. De esta manera, se evitarían interrupciones innecesarias durante la RCP y el paciente únicamente sería desfibrilado cuando la probabilidad de éxito fuese alta, aumentando así sus probabilidades de supervivencia. En la última década se han propuesto numerosos parámetros predictores del éxito de la desfibrilación (PED) basados en métodos no invasivos. El abordaje habitual se basa en el análisis de la forma de onda del electrocardiograma (ECG) durante la FV. Este trabajo de tesis se centra en el desarrollo de nuevos métodos para la predicción del éxito de la desfibrilación. Se han desarrollado nuevos métodos no invasivos basados en el análisis de la forma de onda de la FV del ECG, y métodos multiparamétricos que incluyen información del capnograma. Se han introducido nuevos parámetros PED basados en medidas de entropía de la señal FV, y se ha demostrado que superan la precisión de los métodos propuestos hasta el momento. Además se ha comprobado su validez tanto para la predicción de la recuperación de ritmo cardíaco normal, como para la supervivencia del paciente. Por otro lado se han combinado parámetros PED basados en la forma de onda de la FV con medidas subrogadas del estado hemodinámico del paciente derivadas del capnograma. Se concluye que la capnografía añade información adicional relevante y mejora la capacidad predictiva de los parámetros PED basados en la FV.

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An Integrated Framework for the Methodological Assurance of Security and Privacy in the Development and Operation of MultiCloud Applications.

RIOS VELASCO, ERKUDEN

Zuzendariak:
HIGUERO APERRIBAY, MARIA VICTORIA;
LARRUCEA URIARTE, XABIER
Aipamenak:
Cum Laude
Indistriako Tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2020
Laburpena:

This Thesis studies research questions about how to design multiCloud applications taking into account security and privacy requirements to protect the system from potential risks and about how to decide which security and privacy protections to include in the system. In addition, solutions are needed to overcome the difficulties in assuring security and privacy properties defined at design time still hold all along the system life-cycle, from development to operation. In this Thesis an innovative DevOps integrated methodology and framework are presented, which help to rationalise and systematise security and privacy analyses in multiCloud to enable an informed decision-process for risk-cost balanced selection of the protections of the system components and the protections to request from Cloud Service Providers used. The focus of the work is on the Development phase of the analysis and creation of multiCloud applications. The main contributions of this Thesis for multiCloud applications are four: i) The integrated DevOps methodology for security and privacy assurance; and its integrating parts: ii) a security and privacy requirements modelling language, iii) a continuous risk assessment methodology and its complementary risk-based optimisation of defences, and iv) a Security and Privacy Service Level Agreement Composition method. The integrated DevOps methodology and its integrating Development methods have been validated in the case study of a real multiCloud application in the eHealth domain. The validation confirmed the feasibility and benefits of the solution with regards to the rationalisation and systematisation of security and privacy assurance in multiCloud systems.

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Vienna artezgailua: ibilgailu elektrikoaren karga-sistemarako ekarpenak

ARETXABALETA ASTOREKA, IKER

Zuzendariak:
MARTINEZ DE ALEGRIA MANCISIDOR, IÑIGO
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2021
Laburpena:

Esta tesis trata sobre los sistemas de carga del vehículo eléctrico, en concreto de la etapa de rectificación desde la red trifásica mediante el uso de un rectificador Vienna. Este rectificador es una topología conocida, pero no se utiliza apenas para la carga del vehículo eléctrico. Entre los objetivos de la tesis está la mejora de dicho rectificador, ya que puede llegar a aportar en varios aspectos a la mejora de los sistemas de recarga de los vehículos eléctricos. Dichas mejoras se basan en el uso de semiconductores de carburo de silicio (SiC) que ofrecen mejores prestaciones que los actuales semiconductores de silicio (Si). Estos semiconductores ofrecen muchas ventajas, pero también presentan algunas desventajas que hay que solventar, como por ejemplo la necesidad de conectar varios dispositivos en paralelo y que funcionen de manera sincronizada. Por otro lado, está la problemática de los dispositivos SiC referente a su alta velocidad. Las conmutaciones que realizan estos semiconductores generan una serie de oscilaciones y sobrecargas que hay que mitigar. En este contexto, esta tesis presenta varias aportaciones para la mejora de dichos problemas, con el fin de conseguir un rectificador, eficiente, rápido, compacto y sin problema de oscilaciones y sobrecargas graves que terminen acortando la vida útil del rectificador.

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Signal Processing and machine learning contributions to rhythm analysis during cardiopulmonary resuscitation./ Seinale prozesaketan eta ikasketa automatikoan oinarritutako ekarpenak bihotz-erritmoen analisirako bihotz-biriketako berpiztean.

ISASI LIÑERO, IRAIA

Zuzendariak:
ARAMENDI ECENARRO, ELISABETE;
IRUSTA ZARANDONA, UNAI
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2020
Laburpena:

Out-of-hospital cardiac arrest (OHCA ) is characterized by the sudden loss of the cardiac function, and causes around 10% of the total mortality in developed countries. Survival from OHCA depends largely on two factors: early defibrillation and early cardiopulmonary resuscitation (CPR). The electrical shock is delivered using a shock advice algorithm (SAA) implemented in defibrillators. Unfortunately, CPR must be stopped for a reliable SAA analysis because chest compressions introduce artefacts in the ECG. These interruptions in CPR have an adverse effect on OHCA survival. Since the early 1990s, many efforts have been made to reliably analyze the rhythm during CPR. Strategies have mainly focused on adaptive filters to suppress the CPR artefact followed by SAAs of commercial defibrillators. However, these solutions did not meet the American Heart Association¿s (AHA) accuracy requirements for shock/no-shock decisions. A recent approach, which replaces the commercial SAA by machine learning classifiers, has demonstrated that a reliable rhythm analysis during CPR is possible. However, defibrillation is not the only treatment needed during OHCA, and depending on the clinical context a finer rhythm classification is needed. Indeed, an optimal OHCA scenario would allow the classification of the five cardiac arrest rhythm types that may be present during resuscitation. Unfortunately, multiclass classifiers that allow a reliable rhythm analysis during CPR have not yet been demonstrated. On all of these studies artefacts originate from manual compressions delivered by rescuers. Mechanical compression devices, such as the LUCAS or the AutoPulse, are increasingly used in resuscitation. Thus, a reliable rhythm analysis during mechanical CPR is becoming critical. Unfortunately, no AHA compliant algorithms have yet been demonstrated during mechanical CPR. The focus of this thesis work is to provide new or improved solutions for rhythm analysis during CPR, including shock/no-shock decision during manual and mechanical CPR and multiclass classification during manual CPR.

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Feasibility of waveform capnography as a non-invasive monitoring tool during cardiopulmonary resuscitation

LETURIONDO SOTA, MIKEL

Zuzendariak:
GUTIERREZ RUIZ, JOSE JULIO;
RUIZ DE GAUNA GUTIERREZ, SOFIA
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2021
Laburpena:

Sudden cardiac arrest (SCA) is one of the leading causes of death in the industrialized world and it includes the sudden cessation of circulation and consciousness, confirmed by the absence of pulse and breathing. Cardiopulmonary resuscitation (CPR) is one of the key interventions for patient survival after SCA, a life-saving procedure that combines chest compressions and ventilations to maintain a minimal oxygenated blood flow. To deliver oxygen, an adequate blood flow must be generated, by effective CPR, during the majority of the cardiac arrest time. Although monitoring the quality of CPR performed by rescuers during cardiac arrest has been a huge step forward in resuscitation science, in 2013, a consensus statement from the American Heart Association prioritized a new type of CPR quality monitoring focused on the physiological response of the patient instead of how the rescuer is doing. To that end, current resuscitation guidelines emphasize the use of waveform capnography during CPR for patient monitoring. Among several advantages such as ensure correct tube placement, one of its most important roles is to monitor ventilation rate, helping to avoid potentially harmful over-ventilation. In addition, waveform capnography would enable monitoring CPR quality, early detection of ROSC and determining patient prognosis. However, several studies have reported the appearance of fast oscillations superimposed on the capnogram, hereinafter CC-artifact, which may hinder a feasible use of waveform capnography during CPR. In addition to the possible lack of reliability, several factors need to be taken into account when interpreting ETCO2 measurements. Chest compressions and ventilation have opposing effects on ETCO2 levels. Chest compressions increase CO2 concentration, delivering CO2 from the tissues to the lungs, whilst ventilations remove CO2 from the lungs, decreasing ETCO2. Thus, ventilation rate acts as a significant confounding factor. This thesis analyzes the feasibility of waveform capnography as non-invasive monitoring tool of the physiological response of the patient to resuscitation efforts. A set of four intermediate goals was defined. First, we analyzed the incidence and morphology of the CC-artifact and assessed its negative influence in the detection of ventilations and in ventilation rate and ETCO2 measurement. Second, several artifact suppression techniques were used to improve ventilation detection and to enhance capnography waveform. Third, we applied a novel strategy to model the impact of ventilations and ventilation rate on the exhaled CO2 measured in out-of-hospital cardiac arrest capnograms, which could allow to measure the change in ETCO2 attributable to chest compressions by removing the influence of concurrent ventilations. Finally, we studied if the assessment of the ETCO2 trends during chest compressions pauses could allow to detect return of spontaneous circulation, a metric that could be useful as an adjunct to other decision tools

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Nueva metodología de monitoización para la caracterización de módulos fotovoltaicos individuales en sistemas de gran tamaño

ORTEGA MARTIN, ENEKO

Zuzendariak:
ARANGUREN ARAMENDIA, GERARDO;
JIMENO CUESTA, JUAN CARLOS
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2021
Laburpena:

La energía solar fotovoltaica (FV) cada vez está jugando un papel más importante dentro del mix energético actual, con un crecimiento prácticamente exponencial y unas estimaciones de 6000-14000 GW instalados para el año 2050. Sin embargo, los sistemas FV actuales presentan unas pérdidas en torno al 15-20 %, debidas a diferentes causas que afectan al rendimiento económico y a la vida útil de los mismos. En este contexto, es fundamental disponer de sistemas de monitorización de los sistemas FV, a fin de minimizar las pérdidas y maximizar el rendimiento de los sistemas FV, alargando así su vida útil. Las técnicas de monitorización actuales se distribuyen en métodos orientados a grupos de módulos y métodos de monitorización a nivel de módulo. Los métodos orientados a grupos de módulos, aunque son capaces de detectar pérdidas significativas, no logran detectar fallos que afectan a uno o unos pocos módulos. Por otro lado, los métodos a nivel de módulo, aunque son capaces de detectar faltas en módulos individuales, presentan limitaciones en cuanto a coste o complejidad. Este trabajo de tesis se centra en proponer una nueva metodología de monitorización, económicamente viable, de sistemas FV orientada a módulos individuales, aplicable de manera remota. La metodología se basa en un circuito electrónico de baja potencia que es capaz de tomar medidas parciales de la curva I-V de los módulos de manera continua y sin necesidad de alterar su normal funcionamiento. A partir de estas medidas y mediante diferentes etapas de procesado, la metodología de monitorización propuesta es capaz de obtener información relevante del módulo para determinar su estado. La información de cada módulo FV individual, obtenida mediante la metodología de monitorización propuesta en este trabajo de tesis, permitiría optimizar los procesos de mantenimiento de los sistemas FV, reducir las pérdidas de potencia y alargar la vida útil de los módulos FV.

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Field weakening and sensorless control solutions for synchronous machines applied to electric vehicles.

TRANCHO OLABARRI, ELENA

Zuzendariak:
ARIAS PUJOL, ANTONI;
IBARRA BASABE, EDORTA
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2018
Laburpena:

La polución es uno de los mayores problemas en los países industrializados. Por ello, la electrificación del transporte por carretera está en pleno auge, favoreciendo la investigación y el desarrollo industrial. El desarrollo de sistemas de propulsión eficientes, fiables, compactos y económicos juega un papel fundamental para la introducción del vehículo eléctrico en el mercado. Las máquinas síncronas de imanes permanentes son, a día de hoy la tecnología más empleada en vehículos eléctricos e híbridos por sus características. Sin embargo, al depender del uso de tierras raras, se están investigando alternativas a este tipo de máquina, tales como las máquinas de reluctancia síncrona asistidas por imanes. Para este tipo de máquinas síncronas es necesario desarrollar estrategias de control eficientes y robustas. Las desviaciones de parámetros son comunes en estas máquinas debido a la saturación magnética y a otra serie de factores, tales como tolerancias de fabricación, dependencias en función de la temperatura de operación o envejecimiento. Las técnicas de control convencionales, especialmente las estrategias de debilitamiento de campo dependen, en general, del conocimiento previo de dichos parámetros. Si no son lo suficientemente robustos, pueden producir problemas de control en las regiones de debilitamiento de campo y debilitamiento de campo profundo. En este sentido, esta tesis presenta dos nuevas estrategias de control de debilitamiento de campo híbridas basadas en LUTs y reguladores VCT. Por otro lado, otro requisito indispensable para la industria de la automoción es la detección de faltas y la tolerancia a fallos. En este sentido, se presenta una nueva estrategia de control sensorless basada en una estructura PLL/HFI híbrida que permite al vehículo continuar operando de forma pseudo-óptima ante roturas en el sensor de posición y velocidad de la máquina eléctrica. En esta tesis, ambas propuestas se validan experimentalmente en un sistema de propulsión real para vehículo eléctrico que cuenta con una máquina de reluctancia síncrona asistidas por imanes de 51 kW.

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System-on-Programmable-Chip Architecture to Secure Real Time Traffic in the Smart Grid

RODRIGUEZ ENRIQUEZ MIKEL

Zuzendariak:
ASTARLOA CUELLAR, ARMANDO FERMIN;
LAZARO ARROTEGUI, JESUS
Aipamenak:
Indistriako Tesia

Lab on fiber technology: a nanospectroscopic approach for biochemical sensing

ORTEGA GOMEZ, ANGEL

Zuzendariak:
VILLATORO BERNARDO, AGUSTIN JOEL;
ZUBIA ZABALLA, JOSEBA ANDONI
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2021
Laburpena:

Hoy en día, gracias al uso de fibras ópticas, el desarrollo de sensores bioquímicos económicos y de altas prestaciones capaces de realizar medidas en tiempo real es posible, modificando esta tecnología por la tradicional basada en equipamientos caros, grandes y complejos. Por esta razón, en esta tesis hemos desarrollado un sensor mediante nanopartículas de oro inmovilizadas en la cara de una fibra óptica. El sensor que proponemos combina las ventajas de las fibras ópticas con el efecto plasmón de las nanopartículas, que proporcionan gran sensibilidad a cambios en el medio externo. Sin embargo, la mayor novedad que esta tesis proporciona es el uso de la nano-espectroscopia. Esta técnica se basa en hacer coincidir las frecuencias de resonancia de las nanopartículas con el elemento bioquímico que se quiera detectar, consiguiendo altos niveles de selectividad y sensibilidad, en contraposición con los métodos convencionales que se basan en medir cambios en longitud de onda de la frecuencia de resonancia de las nanopartículas. Para demostrar la validez de la nano-espectroscopia en la punta de una fibra óptica, se han realizado medidas para detectar iones de cobre (II) y Citocromo c, consiguiendo unos límites de detección varios órdenes de magnitud por debajo de los sensores basados en nano- espectroscopia mediante microscopios. Además, esta tesis contribuye también a un mayor entendimiento del proceso de inmovilización de las nanopartículas en la fibra óptica gracias a la amplia caracterización que se ha realizado.

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Arquitectura para la medida del Tip Clearance y el Time of Arrival en motores aeronáuticos

GIL-GARCIA LEIVA, JOSE MIGUEL

Zuzendariak:
ARANGUREN ARAMENDIA, GERARDO;
ZUBIA ZABALLA, JOSEBA ANDONI
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2018
Laburpena:

Esta tesis propone una arquitectura para la medición de dos parámetros que caracterizan el funcionamiento de un motor aeronáutico: el Tip Clearance y el Time of Arrival. El primero representa la distancia desde la punta de álabe a la carcasa del motor. El segundo representa el instante en que el álabe pasa frente al sensor. Ambos parámetros son el punto de partida para realizar un análisis del estado de vibración que sufre ese motor. La arquitectura propuesta para le medida del Tip Clearance y del Time of Arrival consigue poder monitorizar cada álabe de forma individual realizando las medidas en tiempo real. La arquitectura se puede adaptar a las formas de onda de diversos sensores de los que se emplean habitualmente en este campo. También permite configurar diversos aspectos de la medida o del ensayo. La arquitectura es escalable y establece un medio de sincronización que permite que se puedan medir simultáneamente varios sensores instalados en diferentes puntos de la carcasa de motor. La validación de la arquitectura se ha realizado con las formas de onda de un sensor óptico trifurcado probado en ensayos reales de una etapa compresora en un túnel de viento. En la implementación se han propuesto algoritmos para la determinación de los dos parámetros que se adaptan al procesado concurrente y secuencial de una FPGA.

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Aportaciones a la mejora de los sistemas de refrigeración de los convertidores de potencia del vehículo eléctrico.

ARANZABAL SANTAMARIA, ITXASO

Zuzendariak:
MARTINEZ DE ALEGRIA MANCISIDOR, IÑIGO
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2019
Laburpena:

Hoy en d¿¿a, el veh¿¿culo el¿ectrico (VE) es la opci¿on mejor posicionada para sustituir masivamente a los autom¿oviles de motor de combusti¿on tradicionales en el mercado a medio y largo plazo. Sin embargo, y a pesar de las previsiones tan optimistas, son a¿un muchos los factores que impiden alcanzar su despliegue; el stock de VE mundial actual corresponde solo al 0,2% del n¿umero total de veh¿¿culos de pasajeros en circulaci¿on. En lo que a los factores estrictamente tecnol¿ogicos se refiere, el VE ha de mejorar su eficiencia. La densidad de potencia exigida en los m¿odulos inversores en el VE es elevada y por ello es necesaria una refrigeraci¿on eficiente que permita extraer el m¿aximo calor. En esta tesis, se aportar¿an soluciones a este problema, desarrollando para ello nuevas estrategias de gesti¿on t¿ermica y tecnolog¿¿as de refrigeraci¿on avanzadas que permitan a la electr¿onica de potencia estar m¿as cerca de cumplir los objetivos fijados. En consecuencia, inicialmente, se realizar¿a una revisi¿on exhaustiva del estado del arte, las tecnolog¿¿as actuales y las tendencias futuras de las t¿ecnicas de refrigeraci ¿on que har¿an posible la pr¿oxima generaci¿on de VEs y se analizar¿an los aspectos de dise¿no del encapsulado del m¿odulo de potencia, para mejorar, as¿¿, la conductividad t¿ermica, disminuir la resistencia t¿ermica y aumentar la corriente m¿axima admisible. Posteriormente, se desarrollar¿a una plataforma experimental para un sistema de refrigeraci¿on l¿¿quida basado en un ciclo de compresi¿on a vapor y dise¿nado a partir de elementos convencionales ya existentes en el sistema de aire acondicionado (A/C) de un VE (condensador, compresor, v¿alvula de expansi¿on), y se ampliar¿a el conocimiento de la aplicaci¿on eficiente de la refrigeraci¿on por cambio de fase. En la actualidad, la investigaci¿on en sistemas de refrigeraci¿on por cambio de fase se centra en la caracterizaci¿on experimental y predicci¿on te¿orica del coeficiente de transferencia de calor, la ca¿¿da de presi¿on y el flujo de calor cr¿¿tico (CHF, vi Resumen Critical Heat Fluxe). Sin embargo existe poca informaci¿on sobre c¿omo aplicar la refrigeraci¿on por cambio de fase de manera eficiente en la gesti¿on t¿ermica pr¿actica de un m¿odulo de electr¿onica de potencia. Finalmente, se presentar¿a un modelo de simulaci¿on por elementos finitos (FEM, Finite Element Method) simplificado para un m¿odulo inversor de electr¿onica de potencia que permitir¿a analizar de manera r¿apida, el comportamiento t¿ermico en funci¿on de las propiedades y par¿ametros t¿ermicos de los distintos materiales que componen el m¿odulo y de la tecnolog¿¿a de refrigeraci¿on empleada. No obstante, un modelo de simulaci¿on que describe totalmente el proceso de ebullici¿on (el cambio de fase cuando el fluido circula a trav¿es del cold plate, la formaci¿on de burbujas, etc.) no resulta muy ¿util. El alto grado de especializaci¿on requerido por parte del usuario, la gran carga computacional resultante de acoplar distintas f¿¿sicas en un mismo modelo de simulaci¿on y los grandes tiempos de ejecuci¿on son los principales inconvenientes. Por esta raz¿on, en el modelo realizado en esta tesis, se simplificar¿a la complejidad de la f¿¿sica asociada al fen¿omeno de cambio de fase insertando como condici¿on de contorno un coeficiente de transferencia de calor uniforme obtenido experimentalmente.

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Caracterización de la tolerancia a fallos de circuitos implementados en FPGAs

VILLALTA BUSTILLO, IGOR

Zuzendariak:
BIDARTE PERAITA, UNAI
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2019
Laburpena:

Las FPGAs (Field-Programmable Gate Array) y los SoC (System-on-chip) basados en FPGA son dispositivos electrónicos configurables en campo (in field), que ofrecen la posibilidad de desarrollar un circuito a medida con un tiempo de salida al mercado y unos costes de diseño reducidos en comparación con los ASICs. Debido a la reducción continua del tamaño de los transistores, las prestaciones de estos dispositivos se están incrementando de manera vertiginosa en las últimas décadas, lo que ha generado interés en sectores muy específicos como automoción, ferroviario, industrial, aviónico o aeroespacial. En estos sectores se exige que los diseños estén orientados a confiabilidad y que cumplan con diversas normativas de seguridad, lo que requiere de métodos para la estimación y justificación de la tasa de fallos del sistema. El problema radica en que las FPGAs son especialmente susceptibles al SEU (Single Event Upset) generado por radiación en la memoria de configuración, un tipo de error que provoca la modificación aleatoria de uno o más bits de dicha memoria, afectando al circuito implementado. Por lo tanto, los diseños orientados a confiabilidad que utilicen FPGAs comerciales han de considerar la inclusión de una serie de medidas y mecanismos para mitigar sus efectos. No solo eso, sino que también es necesaria la aplicación de mecanismos de evaluación para corroborar que las estrategias aplicadas permiten alcanzar los objetivos de confiabilidad. De entre los diferentes procedimientos de evaluación aplicables se destaca la emulación de SEUs, que consiste en programar el dispositivo con un archivo intencionadamente corrompido para que se almacene contenido erróneo en la memoria de configuración, lo que genera un efecto análogo al SEU. Se han estudiado diferentes metodologías de emulación en la literatura y se han observado una serie de deficiencias. Por un lado, los métodos de emulación internos (los errores se inyectan desde la propia FPGA) tienen el problema de ser autobloqueantes, ya que el error inyectado puede afectar al propio sistema de emulación. Por otro lado, los sistemas de emulación externos pueden requerir cambios importantes a nivel de hardware. El objetivo principal de este trabajo es el desarrollo de un mecanismo de emulación de SEUs que pueda implementarse de manera sencilla en sistemas ya construidos, cuyo único requisito es que dicho sistema tenga un SoC FPGA del tipo Zynq o similar. Además, se pretenden solventar las deficiencias observadas en la literatura aprovechando las diferentes capacidades que ofrecen los SoCs que combinan FPGA y sistema procesador (PS). Para ello se ha planteado la implementación del sistema de inyección de errores en el PS, ya que de esta manera se previenen las inyecciones de errores bloqueantes. De igual modo, aunque las inyecciones de realicen desde fuera de la FPGA, las inyecciones se llevan a cabo desde el interior del propio chip, evitando la necesidad de añadir modificaciones en el hardware. Se ha propuesto un esquema de verificación universal independiente de la aplicación, de modo que el esquema de test pueda ser adaptado a diferentes sistemas de forma sencilla, independientemente de su complejidad. Una vez planteada la metodología de emulación, se han realizado otras dos aportaciones. En primer lugar se ha comprobado cómo afectan las diferentes decisiones que puedan tomarse en las diferentes etapas de la fase de diseño. Aquí se ha comprobado que un mismo diseño puede tener fluctuaciones de hasta el 50\% si se modifican algunos parámetros. Por otro lado, habiendo observado que los emuladores de SEU existentes en la literatura se centran en el estudio del SBU (Single Bit Upset), se ha propuesto un procedimiento para la estimación de la tasa de fallo en presencia de MCUs (Multiple Cell Upsets).

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ibilgailu elektrikoen inbertsoreentzako ekarpenak.

OÑEDERRA LEYARISTI, OIER

Zuzendariak:
KORTABARRIA IPARRAGIRRE, IÑIGO
Aipamenak:
Cum Laude
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2018
Laburpena:

Errepideko ibilgailuen propultsio teknologiaren joera erabat elektrikoa dela esan daiteke. Dena dela, oraindik ere ibilgailu elektrikoei dagokionez, autonomia, karga-denbora eta karga-azpiegiturak dira auto erabiltzaileen kezka nagusiak. Ibilgailu elektrikoen eta hibridoen oinarrizko elementuez gain, euren potentzia-bihurgailuen artearen egoera ere azalduko da, horiek erabiltzen dituzten gailu erdieroaleak, horien kapsulatuak,inbertsorearen topologia,horien hozte-sistemak eta inertsorearen kontrol-sistemak aztertuz. Elementuen funtzionamendu egokiak luzaro iraun dezan, elementuen estresa ahalik eta baxuena izatea lortu behar da, ibilgailuaren fidagarritasuna faktore kritikoa baita. Hori horrela izanda, bihurgailuko elementuen funtzionamendu egokia bermatu beharra dago, sistemaren eraginkortasuna ahalik eta altuena izateko. Estres-iturri kaltegarriena tremikoa denez, elementuen hoste-sistemaren funtzionamendu egokiaz gain, galerak murriztea ere onuragarria da elementuentzat. Ildo horri jarraituz, eta etengailuen galerak garrantzitsuak direla jakinda, modulazio-sistemak ikertuko dira tesi honetan, galera horein murrizketa lortzeko, baita DC bus-eko kondentsadorean gertatzen diren galerak murrizteko ere. Bigarren ekarpenean,jommutazio-maiztasun aldgarriko teknika erabiliko da jommutazio-galerak murrizteko,irteerako korronteen kalitatea mantenduz. Uhin-garraiatzaileaen periodoa optimizazio prozesu batez egingo da kommutazio-galerak minimizatzeko helburuarekin, korrontearen kalitatea mantenduz. Bi ekarpenen simulazio eta datu esprimentalak azalduko dira tesi honetan, SVPWM teknika konbentzionalarekin alderatzeko. gainera, ibilgailuen NEDC gida-profila simulatu da inbertsorearen galerak alderatzeko.

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Contributions to the fault tolerance of soft-core processors implemented in SRAM-based FPGA Systems.

GOMEZ-CORNEJO BARRENA, JULEN

Zuzendariak:
ZULOAGA IZAGUIRRE, AITZOL
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2018
Laburpena:

Gracias al desarrollo de las tecnolog¿¿as de disen¿o y fabricaci¿on, los circuitos electr¿onicos han llegado a grandes niveles de integraci¿on. De esta forma, hoy en d¿¿a es posible implementar completos y complejos sistemas dentro de un u¿nico dispositivo incorporando gran variedad de elementos como: procesadores, oscila- dores, lazos de seguimiento de fase (PLLs), interfaces, conversores ADC y DAC, m¿odulos de memoria, etc. A este concepto de disen¿o se le denomina comu¿nmente SoC (System-on-Chip). Una de las plataformas para implementar estos sistemas que m¿as importancia est¿a cobrando son las FPGAs (Field Programmable Gate Array). Hist¿oricamente la plataforma m¿as utilizada para albergar los SoCs han sido las ASICs (Application- Specific Integrated Circuits), debido a su bajo consumo energ¿etico y su gran rendimiento. No obstante, su costoso proceso de desarrollo y fabricaci¿on hace que solo sean rentables en el caso de producciones masivas. Las FPGAs, por el contrario, al ser dispositivos configurables ofrecen, la posibilidad de implementar disen¿os personalizados a un coste mucho m¿as reducido. Por otro lado, los conti- nuos avances en la tecnolog¿¿a de las FPGAs est¿an haciendo que ¿estas compitan con las ASICs a nivel de prestaciones (consumo, nivel de integraci¿on y eficiencia). Ciertas tecnolog¿¿as de FPGA, como las SRAM y Flash, poseen una caracter¿¿sti- ca que las hace especialmente interesantes en multitud de disen¿os: la capacidad de reconfiguraci¿on. Dicha caracter¿¿stica, que incluso puede ser realizada de for- ma aut¿onoma, permite cambiar completamente el disen¿o hardware implementado con solo cargar en la FPGA un archivo de configuraci¿on denominado bitstream. La reconfiguraci¿on puede incluso permitir modificar una parte del circuito con- figurado en la matriz de la FPGA, mientras el resto del circuito implementado continu¿a inalterado. Esto que se conoce como reconfiguraci¿on parcial din¿amica, posibilita que un mismo chip albergue en su interior numerosos disen¿os hardware que pueden ser cargados a demanda. Gracias a la capacidad de reconfiguraci¿on, las FPGAs ofrecen numerosas ventajas como: posibilidad de personalizaci¿on de disen¿os, capacidad de re-adaptaci¿on durante el funcionamiento para responder a cambios o corregir errores, mitigaci¿on de obsolescencia, diferenciaci¿on, menores costes de disen¿o o reducido tiempo para el lanzamiento de productos al mercado. Los SoC basados en FPGAs allanan el camino hacia un nuevo concepto de in- tegraci¿on de hardware y software, permitiendo que los disen¿adores de sistemas electr¿onicos sean capaces de integrar procesadores embebidos en los disen¿os pa- ra beneficiarse de su gran capacidad de computaci¿on. Gracias a esto, una parte importante de la electr¿onica hace uso de la tecnolog¿¿a FPGA abarcando un gran abanico de campos, como por ejemplo: la electr¿onica de consumo y el entreteni- miento, la medicina o industrias como la espacial, la avi¿onica, la automovil¿¿stica o la militar. Las tecnolog¿¿as de FPGA existentes ofrecen dos v¿¿as de utilizaci¿on de procesado- res embebidos: procesadores hard-core y procesadores soft-core. Los hard-core son procesadores discretos integrados en el mismo chip de la FPGA. Generalmente ofrecen altas frecuencias de trabajo y una mayor previsibilidad en t¿erminos de rendimiento y uso del ¿area, pero su disen¿o hardware no puede alterarse para ser personalizado. Por otro lado, un procesador soft-core, es la descripci¿on hardware en lenguaje HDL (normalmente VDHL o Verilog) de un procesador, sintetizable e implementable en una FPGA. Habitualmente, los procesadores soft-core suelen basarse en disen¿os hardware ya existentes, siendo compatibles con sus juegos de instrucciones, muchos de ellos en forma de IP cores (Intellectual Property co- res). Los IP cores ofrecen procesadores soft-core predisen¿ados y testeados, que dependiendo del caso pueden ser de pago, gratuitos u otro tipo de licencias. De- bido a su naturaleza, los procesadores soft-core, pueden ser personalizados para una adaptaci¿on ¿optima a disen¿os espec¿¿ficos. As¿¿ mismo, ofrecen la posibilidad de integrar en el disen¿o tantos procesadores como se desee (siempre que haya disponibles recursos l¿ogicos suficientes). Otra ventaja importante es que, gracias a la reconfiguraci¿on parcial din¿amica, es posible an¿adir el procesador al disen¿o u¿nicamente en los casos necesarios, ahorrando de esta forma, recursos l¿ogicos y consumo energ¿etico. Uno de los mayores problemas que surgen al usar dispositivos basados en las tecnolog¿¿as SRAM o la flash, como es el caso de las FPGAs, es que son especial- mente sensibles a los efectos producidos por part¿¿culas energ¿eticas provenientes de la radiaci¿on c¿osmica (como protones, neutrones, part¿¿culas alfa u otros iones pesados) denominados efectos de eventos simples o SEEs (Single Event Effects). Estos efectos pueden ocasionar diferentes tipos de fallos en los sistemas: desde fallos despreciables hasta fallos realmente graves que compromentan la funcio- nalidad del sistema. El correcto funcionamiento de los sistemas cobra especial relevancia cuando se trata de tecnolog¿¿as de elevado costo o aquellas en las que peligran vidas humanas, como por ejemplo, en campos tales como el transporte ferroviario, la automoci¿on, la avi¿onica o la industria aeroespacial. Dependiendo de distintos factores, los SEEs pueden causar fallos de operaci¿on transitorios, cambios de estados l¿ogicos o dan¿os permanentes en el dispositivo. Cuando se trata de un fallo f¿¿sico permanente se denomina hard-error, mientras que cuando el fallo afecta el circuito moment¿aneamente se denomina soft-error. Los SEEs m¿as frecuentes son los soft-errors y afectan tanto a aplicaciones comer- ciales a nivel terrestre, como a aplicaciones aeron¿auticas y aeroespaciales (con mayor incidencia en estas u¿ltimas). La contribuci¿on exacta de este tipo de fallos a la tasa de errores depende del disen¿o espec¿¿fico de cada circuito, pero en general se asume que entorno al 90 % de la tasa de error se debe a fallos en elementos de memoria (latches, biestables o celdas de memoria). Los soft-errors pueden afectar tanto al circuito l¿ogico como al bitstream cargado en la memoria de configuraci¿on de la FPGA. Debido a su gran taman¿o, la memoria de configuraci¿on tiene m¿as probabilidades de ser afectada por un SEE. La existencia de problemas generados por estos efectos reafirma la importancia del concepto de tolerancia a fallos. La tolerancia a fallos es una propiedad relativa a los sistemas digitales, por la cual se asegura cierta calidad en el funcionamiento ante la presencia de fallos, debiendo los sistemas poder soportar los efectos de dichos fallos y funcionar correctamente en todo momento. Por tanto, para lo- grar un disen¿o robusto, es necesario garantizar la funcionalidad de los circuitos y asegurar la seguridad y confiabilidad en las aplicaciones cr¿¿ticas que puedan verse comprometidos por los SEE. A la hora de hacer frente a los SEE existe la posibilidad de explotar tecnolog¿¿as espec¿¿ficas centradas en la tolerancia a fallos, como por ejemplo las FPGAs de tipo fusible, o por otro lado, utilizar la tecno- log¿¿a comercial combinada con t¿ecnicas de tolerancia a fallos. Esta u¿ltima opci¿on va cobrando importancia debido al menor precio y mayores prestaciones de las FPGAs comerciales. Generalmente las t¿ecnicas de endurecimiento se aplican durante la fase de di- sen¿o. Existe un gran nu¿mero de t¿ecnicas y se pueden llegar a combinar entre si. Las t¿ecnicas prevalentes se basan en emplear algu¿n tipo de redundancia, ya sea hardware, software, temporal o de informaci¿on. Cada tipo de t¿ecnica presenta diferentes ventajas e inconvenientes y se centra en atacar distintos tipos de SEE y sus efectos. Dentro de las t¿ecnicas de tipo redundancia, la m¿as utilizada es la hardware, que se basa en replicar el m¿odulo a endurecer. De esta forma, cada una de las r¿eplicas es alimentada con la misma entrada y sus salidas son comparadas para detectar discrepancias. Esta redundancia puede implementarse a diferentes niveles. En t¿erminos generales, un mayor nivel de redundancia hardware implica una mayor robustez, pero tambi¿en incrementa el uso de recursos. Este incremento en el uso de recursos de una FPGA supone tener menos recursos disponibles para el disen¿o, mayor consumo energ¿etico, el tener m¿as elementos susceptibles de ser afectados por un SEE y generalmente, una reducci¿on de la m¿axima frecuencia alcanzable por el disen¿o. Por ello, los niveles de redundancia hardware m¿as utili- zados son la doble, conocida como DMR (Dual Modular Redundancy) y la triple o TMR (Triple Modular Redundancy). La DMR minimiza el nu¿mero de recursos redundantes, pero presenta el problema de no poder identificar el m¿odulo fallido ya que solo es capaz de detectar que se ha producido un error. Ello hace necesario combinarlo con t¿ecnicas adicionales. Al caso de DMR aplicado a procesadores se le denomina lockstep y se suele com- binar con las t¿ecnicas checkpoint y rollback recovery. El checkpoint consiste en guardar peri¿odicamente el contexto (contenido de registros y memorias) de ins- tantes identificados como correctos. Gracias a esto, una vez detectado y reparado un fallo es posible emplear el rollback recovery para cargar el u¿ltimo contexto correcto guardado. Las desventajas de estas estrategias son el tiempo requerido por ambas t¿ecnicas (checkpoint y rollback recovery ) y la necesidad de elementos adicionales (como memorias auxiliares para guardar el contexto). Por otro lado, el TMR ofrece la posibilidad de detectar el m¿odulo fallido me- diante la votaci¿on por mayor¿¿a. Es decir, si tras comparar las tres salidas una de ellas presenta un estado distinto, se asume que las otras dos son correctas. Esto permite que el sistema continu¿e funcionando correctamente (como sistema DMR) au¿n cuando uno de los m¿odulos quede inutilizado. En todo caso, el TMR solo enmascara los errores, es decir, no los corrige. Una de las desventajas m¿as destacables de ¿esta t¿ecnica es que incrementa el uso de recursos en m¿as de un 300 %. Tambi¿en cabe la posibilidad de que la salida discrepante sea la realmente correcta (y que por tanto, las otras dos sean incorrectas), aunque este caso es bas- tante improbable. Uno de los problemas que no se ha analizado con profundidad en la bibliograf¿¿a es el problema de la sincronizaci¿on de procesadores soft-core en sistemas TMR (o de mayor nivel de redundancia). Dicho problema reside en que, si tras un fallo se inutiliza uno de los procesadores y el sistema continua funcionando con el resto de procesadores, una vez reparado el procesador fallido, ¿este necesita sincronizar su contexto al nuevo estado del sistema. Una pr¿actica bastante comu¿n en la implementaci¿on de sistemas redundantes es combinarlos con la t¿ecnica conocida como scrubbing. Esta t¿ecnica basada en la reconfiguraci¿on parcial din¿amica, consiste en sobrescribir peri¿odicamente el bits- tream con una copia libre de errores apropiadamente guardada. Gracias a ella, es posible corregir los errores enmascarados por el uso de algunas t¿ecnicas de endurecimiento como la redundancia hardware. Esta copia libre de errores suele omitir los bits del bitstream correspondientes a la memoria de usuario, por lo que solo actualiza los bits relacionados con la configuraci¿on de la FPGA. Por ello, a esta t¿ecnica tambi¿en se la conoce como configuration scrubbing. En toda la lite- ratura consultada se ha detectado un vacio en cuanto a t¿ecnicas que propongan estrategias de scrubbing para la memoria de usuario. Con el objetivo de proponer alternativas innovadoras en el terreno de la toleran- cia a fallos para procesadores soft-core, en este trabajo de investigaci¿on se han desarrollado varias t¿ecnicas y flujos de disen¿o para manejar los datos de usuario a trav¿es del bitstream, pudiendo leer, escribir o copiar la informaci¿on de registros o de memorias implementadas en bloques RAMs de forma aut¿onoma. As¿¿ mismo se ha desarrollado un abanico de propuestas tanto como para estrategias lockstep como para la sincronizaci¿on de sistemas TMR, de las cuales varias hacen uso de las t¿ecnicas desarrolladas para manejar las memorias de usuario a trav¿es del bitstream. Estas u¿ltimas t¿ecnicas tienen en comu¿n la minimizaci¿on de utilizaci¿on de recursos respecto a las estrategias tradicionales. De forma similar, se propo- nen dos alternativas adicionales basadas en dichas t¿ecnicas: una propuesta de scrubbing para las memorias de usuario y una para la recuperaci¿on de informa- ci¿on en memorias implementadas en bloques RAM cuyas interfaces hayan sido inutilizadas por SEEs. Todas las propuestas han sido validadas en hardware utilizando una FPGA de Xilinx, la empresa l¿¿der en fabricaci¿on de dispositivos reconfigurables. De esta forma se proporcionan resultados sobre los impactos de las t¿ecnicas propuestas en t¿erminos de utilizaci¿on de recursos, consumos energ¿eticos y m¿aximas frecuencias alcanzables.

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Ikasketa automatikoan eta seinalearen prozesaketan oinarritutako ekarpenak zirkulazio-egoera entifikatzeko ospitalez kanpoko bihotz-biriketako geldialdietan/Machine learning and signal processing contributions to identify circulation states during out-of-hospital cardiac arrest

ELOLA ARTANO, ANDONI

Zuzendariak:
ARAMENDI ECENARRO, ELISABETE;
IRUSTA ZARANDONA, UNAI
Aipamenak:
Cum Laude
Nazioarteko tesia
Kalifikazioa:
Bikain - Cum Laude
Urtea:
2021
Laburpena:

Bat-bateko bihotz geldialdia (BBG) ustekabeko bihotz jardueraren etenaldi gisa definitzen da [9], non odol perfusioa ez baita iristen ez burmuinera, ez beste ezinbesteko organoetara. BBGa ahalik eta azkarren tratatu behar da berpizte terapien bidez bat-bateko bihotz heriotza (BBH) ekiditeko [10, 11]. Ohikoena BBGa ospitalez kanpoko inguruneetan gertatzea da [12] eta kasu gehienetan ez da lekukorik egoten [13]. Horregatik, berpizte terapien aplikazio goiztiarra erronka mediku eta soziala da gaur egun.

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