El objetivo de este proyecto es mejorar la sincronización de la computación hardware y software para dispositivos desplegados en el Edge, con el fin de permitir operaciones en tiempo real. La Internet de las Cosas (IoT) y los sistemas inteligentes se están convirtiendo en infraestructuras informáticas y de redes heterogéneas compuestas por dispositivos en el Edge, Fog y Cloud. Los dispositivos Edge proporcionan un funcionamiento de baja latencia, mientras que los servidores en el Cloud y los situados en las propias infraestructuras contribuyen con altas capacidades de cálculo y con una perspectiva global del servicio. Habitualmente, los dispositivos ubicados en Fog y Cloud son equipos que disponen de abundantes recursos de hardware y software. Por lo tanto, la adopción de mecanismos de sincronización precisa es relativamente fácil. Sin embargo, los dispositivos IoT desplegados masivamente en el Edge se basan en unidades de procesamiento (CPU) de bajo coste, tales como las basadas en las nuevas CPU RISC-V para sistemas embebidos, que sufren de limitaciones computacionales. Para hacer frente a este reto, en este proyecto se propone la investigación de un novedoso mecanismo para compartir una capa de sincronización con precisión de nivel de submicrosegundo entre las unidades de computación hardware, software y las comunicaciones. Este proyecto contribuirá con una CPU IP de arquitectura RISC-V compatible con el mecanismo de sincronización propuesto. Adicionalmente se pretende diseñar una PLL completamente digital (ADPLL) que ayude en el objetivo anterior y que, de por sí, sea utilizable en otros diseños genéricos. Esta CPU será la base de una nueva arquitectura SoC basada en RISC-V para los dispositivos Edge en sistemas distribuidos en tiempo real. Esta contribución estará orientada a sistemas de computación distribuidos y heterogéneos y permitirá la ejecución optimizada de tareas en tiempo real dentro de un rango de precisión de submicrosegundo, superando al estado del arte en este campo. La viabilidad de las aportaciones propuestas se validará en un diseño experimental de un semiconductor SoC. Este circuito integrado facilitará la experimentación con las innovaciones obtenidas. Además, el avance en el nivel TRL de la solución contribuirá a la autonomía de la Unión Europea en el mercado de los semiconductores teniendo en cuenta la prioridad estratégica de la UE para el desarrollo de semiconductores basados en la arquitectura de CPU RISC-V.