Programa: Introducción a la arquitectura RISC-V Presentación del proyecto Lagarto Presentación de iniciativas RISC-V para Edge Computing Learning-lessons: Flujo de diseño de semiconductores, verificación y validación de un Circuito Integrado experimental, etc. Ponentes: Francesc Moll : BSC Ricardo Martínez: CSIC
Actividad formativa sobre arquitectura RISC-V
Lagarto, el primer Circuito Integrado open-source basado en la arquitectura RISC-V
desarrollado en España por el Barcelona Supercomputing Center, CSIC, Universidad Politécnica de Cataluña e IPN
First publication date: 18/10/2022
Fecha y lugar:
22 de Junio 2023.
Horario: 9:30-14:00h
Lugar:
SALA DE JUNTAS Edif II(P1M1). Escuela de Ingeniería de Bilbao (Ed. II -M)
Inscripciones:
Los alumnos de los programas de doctorado de la UPV/EHU “Doctorado en Electrónica y Telecomunicaciones” y “Doctorado en Tecnologías de la Información y Comunicaciones en Redes Móviles” tendrán preferencia para la asistencia a esta actividad.
Enviar un correo electrónico a armando.astarloa@ehu.eus para confirmar la plaza.
Actividad financiada por la Escuela de Doctorado de la UPV/EHU.
Bibliographic reference
- Encryption AXI Transaction Core for Enhanced FPGA Security
- Electronics 2022, 11, 3361
- DOI: https://doi.org/10.3390/electronics11203361